JPH0287576A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は縦形パワーＭＯ３ＦＥＴ（絶縁ゲート電界効果
トランジスタ）を有するパワーＩＣにおいて、バ’７−
Ｍ０８ＦＥＴの低オン抵抗化に有利な電極構造に関する
。

〔従来の技術〕

パフーＭＯＳＦＥＴセル構造に関しては、たとえば、ソ
リッド　ステート　テクノロジー日本版１９８６年１月
号第４５〜第４６頁（Ｊａｎｕａｒｙｌ　９８６／５ｏ
ｌｉｄ　　５ｔａｔｅ　　ｔｅｃｈｎｏｌｏｇｙ／Ｊａ
ｐａｎ　）Ｋ記載されている。

このパワーＭＯＳＦＥＴの特徴は、第５図乃至第７図に
示すように、ｎ型シリコン基板１０．１１の下面側にド
レイン電極りが形成され、基板上面側に形成されたポリ
シリコンからなるゲート電極３（Ｇと、前記ゲート電極
３上Ｋ、絶縁膜７を介して形成されたＡＪＩよりなるソ
ース電極６（Ｓ）が形成されている。さらに、シリコン
基板１０の主面上には、上記ゲート電極３のポリシリコ
ンをマスクに基板１０の主面にｐ型頭域（ペース）９と
シースｎ＋型領域８が二重拡散により形成され、前記ｐ
型頭域９におけるパワーＭＯＳＦＥＴのチャネル長が自
己整合的に規定されている。

ソース電極６はソースｎ＋型領域８と高濃度化したｐ型
領域５の両方に電気的にコンタク）−する。

一つのチップにおいてセル状の個々のＭＯＳＦＥＴを集
合し、必要な電流容量が一つのソース電極パッド（第３
図の１）を通じてソースリード（ボンディング・ワイヤ
）により外部に導出される。

尚符号１２は、例えばＳｉｎ、からなるゲート絶縁膜で
ある。

従来のソース電極パッドはボンディングエリアを最小に
するために、ＭＯＳＦＥＴ素子またはチップ（基板）の
端に配置さｎている。

〔発明が解決しようとする課題〕

かかる従来のパワーＭＯＳＦＥＴにおいては、出力用の
ソースＡＡ配線抵抗については充分な配慮かなされてお
らず、第３図に示すようにボンディング用のソース電極
パッド１がＭＯＳ累子２の一端に配置されていることに
より、パッドと対向する遠い位置１４０Ｍ０３ＦＥＴか
らの配線抵抗Ｒが大きくなる。その結果パワーＭＯＳＦ
ＥＴのＯＮ抵抗が高くなる欠点がありた。この配線抵抗
Ｒを小さくする一つの手段としてＡＡ配線膜を厚くする
ことも考えられるが、そうすると原価コストがかさむこ
とはさけられない。本発明の目的は上記ソースＡ２配線
抵抗を最小にし、パワーＭＯＳＦＥＴの性能を向上する
ことにある。

〔課ｆｆｌを解決するための手段〕

上記目的は、出力用のソース取出しパッドの位置をパワ
ーＭＯ３ＦＥＴ（素子）の中央に設けることにより達成
される。

〔作用〕

ソース取出し用パッドを素子（もしくは、チップ）の中
央に配置することにより、ソースへ召配線長が場所によ
って極端に長くなることなく、全体として平均化される
。よってソースＡ２配線の抵抗を低減することができる
。またソースＡ２配線をＭＯＳＦＥＴ素子またはチップ
全面にひろく形成することができる。そのためソースＡ
Ａ配線抵抗を最小にすることができ前記目的を達成でき
る。

〔実施例〕

第１図は本発明による一実施例を示すものであって、パ
ワーＭＯ３ＦＥＴにおけるソース取出しパッドの配置を
示す平面図である。

１１はｎ型基板（第６図を参照）からなり、縦形のパワ
ーＭＯＳ素子２が形成されたチップ本体である。この素
子の中央部にＭＯ３ＦＥＴσ）ソース取出しパッド１が
配設される。Ｒはパッド１に接続するソースＡ２配線の
抵抗である。このよ５にソース取出しパッドが素子の中
央部に設けられることにより、その周辺の各シース人石
配線０４）の抵抗Ｒは従来例として示した第３図と対照
し、従来のソース取出しパッドがチップの一方側に設け
であるのに比較すれば特にパッドから遠（離れたソース
電極もなく平均化されて抵抗が小さくなる。

第２図は本発明の前記実施例において、ゲートバス部を
含めたパッド配置を示す平面図である。

同図において、１３はゲートＡＡ配線のボＩＪＳｉゲー
トへの導電部（コンタクト部）であるゲートバス部であ
って、ソース取出しパッド１が中央部にあることにより
、ゲートバス部をパワーＭＯ３素子の四方に配置するこ
とができ、ゲート部のボＩＪ　Ｓ　ｉ抵抗が、従来例と
して示す８ｇ４図の配置の場合よりも小さくなる。この
結果、本発明によればゲート充電時間が短縮化され、パ
ワーＭＯＳＦＥＴの動作においてＯＮ時間が早くなる。

一方、パッドの無効エリアで考えると、第４図では３方
向にあるのに対し、ソースパッドを中央に設けることで
、４方向に増え、有効エリアが減少するが、それでも、
パッドが中央にある方がＯＮ抵抗を下げる上で有効であ
る。

〔発明の効果〕 本発明によれば、パワーＭＯＳＦＥＴのソースＡ２配線
抵抗が小さくなり、たとえばシュミレーション効果では
配線抵抗が５０％となり、したがってＯＮ抵抗を小さく
することができる。

このようにＯＮ抵抗が下がることＫよってソースＡ２配
線を厚くする必要がなくなりコスト節減に寄与できる。

本発明はパワーＭＯＳＦＥＴ素子単体および基板の一部
にパワーＭＯＳＦＥＴを有するＩＣ，たとえばスイッチ
ング装置ｉｌＫ応用することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示しチップにおけるソース
取出しパッドの位置を示す平面図である。 第２図はゲートバス部を含ぬた第１図の実施例の平面図
である。 第３図は従来例を示すチップにおけるソース取出しパッ
ドの位ｔを示す平面図である。 第４図はゲートバス部を含めた第３図のチップの平面図
である。 第５図はソース電極部を含めたＭＯＳＦＥＴの拡大平面
図である。 第６図は第５図におけるＡ−Ａ切断断面図、第７図は同
じ＜Ｂ−Ｂ切断断面図である。 １・・・ノース取出しパッド、２・・・縦形ＭＯＳ　Ｆ
　ＥＴｉ、３・・・ポリＳｉゲート、４・・・ソース・
コンタクト部、５・・・ｎ型拡散層、６・・・ソースＡ
！配線、７・・ＰＳＧ、８・・・ｎ型拡散層、９・・・
ｎ型拡散層、ｌＯ・・・ｎ型エピタキシャル層、１１−
・ｎ型基板、１２・・・ゲート酸化膜、１３・・・ゲー
トバス部。 代理人　弁理士　　小　川　勝　男 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、半導体基体の下面側にドレイン電極を有し、上面側
   にゲート電極及びゲート電極を覆ってソース電極を有す
   る縦形のＭＯＳ素子が形成されたパワー用半導体装置で
   あつて、上記ソース電極の外部取り出し部は上記ＭＯＳ
   素子の中央部に設けられることを特徴とする半導体装置
   。 ２、上記ゲート電極はポリシリコンからなり、外部取り
   出しのためのアルミニウム電極とのコンタクト部は基体
   周辺部に設けられる請求項１に記載の半導体装置。