JPH028481B2

JPH028481B2 -

Info

Publication number: JPH028481B2
Application number: JP55041960A
Authority: JP
Inventors: Yasuo Shirai
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-04-02
Filing date: 1980-04-02
Publication date: 1990-02-26
Also published as: JPS56140711A

Description

【発明の詳細な説明】本発明は入力オフセツト電圧V_IOを小さく押さ
えた差動増幅回路に関する。

一般に第１図に示すごとき定電流トランジスタ
Q₁を用い、問題のオフセツト電圧V_IOを小さく押
えた演算増幅回路は、周知である。

かかる増幅回路は、PNPトランジスタQ₂と
PNPトランジスタQ₃のエミツタを共通接続する
と共に、それら共通端子１を定電流トランジスタ
Q₁を通して電源端子V_CCへ接続した構成を有す
る。またPNPトランジスタQ₂，Q₃のコレクタ端
子２，３をNPNトランジスタQ₄，Q₅でなる電流
ミラー回路４を介してアースへ接続した構成を有
する。またPNPトランジスタQ₂，Q₃のベースに
は入力インピーダンスを高くするために、また利
得を高くするために、入力端子５，６との間に、
コレクタ端子７，８を接地端子へ接続した、また
エミツタ端子９，１０を定電流トランジスタQ₁
を介して電源端子V_CCへ接続したPNPトランジス
タQ₆，Q₇を有する。また、PNPトランジスタQ₃
とNPNトランジスタQ₅との共通接続点１１に
は、定電流トランジスタQ₈、並びにNPNトラン
ジスタQ₉でなる出力回路１２を有する。

しかして、第１図に示す増幅回路によればオフ
セツト電圧V_IOは、オフセツト電圧を表わす式、 V_IO＝△V_BE＋I_IO・Ｒ ………（）但し、 △V_BE：入力トランジスタQ₂，Q₆のベース・エミ
ツタ電圧をV_BE1、入力トランジスタQ₃，Q₇の
ベース・エミツタ電圧をV_BE2、とした場合の、
V_BE1−V_BE2を表わす。

I_IO：オフセツト電流、Ｒ：入力抵抗、あるいは、 △V_BE＝kT／ｑlnIe₂／Ie₁ ………（）但し、ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電子の電荷量、 Ie₁：トランジスタQ₆のエミツタ電流、 Ie₂：トランジスタQ₇のエミツタ電流、から明らかな様に、入力信号が印加されない静止
状態において、PNPトランジスタQ₆，Q₇のエミ
ツタ９，１０に流れる定電流Ie₁、Ie₂は本来のト
ランジスタ設計技術を用いれば、バランスを取る
ことができ、式（）で示すIe₂／Ie₁の値を１に近づけることができる。したがつて、これら入力トラ
ンジスタQ₆，Q₇に定電流回路Q₁を付設した第１
図のごとき回路にあつては、△V_BEを小さくする
ことができ、（）式よりオフセツト電圧V_IOを小
さくすることができる。

しかしながら、一般に上記のごとき定電流Ie₁、
Ie₂を得る回路にあつては、回路パターン上、電
流値、チツプ面積を考慮すると数々の問題点が提
出される。

第１の定電流Ie₁、Ie₂を形成する場合、種々か
らなる電流ミラー回路が使用されるが、ミラー電
流を形成するPNPトランジスタQ₁は、PNPトラ
ンジスタQ₆，Q₇へ印加する定電流Ie₁、Ie₂が微小
電流（例えば１マイクロアンペア）であることか
ら、それら微小電流Ie₁、Ie₂を取り出す回路デイ
メンジヨンは小さくしなければならず、構造的に
回り込み電流I_Oを起生させてしまう問題があつ
た。

すなわち、第１図に示される定電流トランジス
タQ₁は、第２図に示すごときP⁺アイソレーシヨ
ン領域１３内に形成されたＮ型の半導体領域１４
にP⁺拡散によるエミツタ領域１５、コレクタ領
域１６，１７，１８をそれぞれエミツタ領域１５
を中心として、コレクタ領域１６，１７，１８が
同心円となるよう形成すると共に、コレクタ領域
１６，１７，１８を電流比に従つて、例えば、1/
２、1/4、1/8という様に角度分割し、PNP形のラ
テラルトランジスタQ₁としているが、微小電流
Ie₁、Ie₂を取り出すために微細な角度としている
コレクタ領域１７，１８にあつては、エミツタ領
域１５に対向する面１７ａ，１８ａが小面積とな
るため、不所望な回り込み電流I_Oを形成してしま
つていた。

したがつて、この場合、コレクタ領域１７，１
８へ流れ込む電流の制御は設定値通りとはならな
いものであり、電流Ie₁、Ie₂の値はバラツクこと
となつた。よつて、これら回路にあつては、（）
式で示したlnI₂／I₁の値を大きくするものであり、オフセツト電圧V_IOを大なるものとしてしまつて
いた。

また、第２に第２図に示したマルチコレクタ構
成のラテラルトランジスタQ₁にあつては、回り
込み電流I_Oの他に、構造上、微小電流Ie₁、Ie₂の
形成には限度がある。すなわち、理論的に角度分
割によるコレクタ領域１７，１８は、不純物の拡
散プロフアイルを考慮に入れて最小のデイメンジ
ヨンが決定されるが、それらを怠ると、コレクタ
領域１７，１８の先端は丸くなつてしまつて、所
定の特性が得られなくなる。

本発明は上記欠点に鑑みて考え出された増幅回
路に関するものであり、第１の目的とするところ
は、微細な角度分割を行なわずして微細な安定電
流を供給することができるバイアス回路を提供す
るものである。そして、これらをもつて、オフセ
ツト電圧V_IOの小さな増幅回路を提供するもので
ある。

また、その第２の目的とするところは、２つ以
上の微小電流をバランスイングすることができる
バイアス回路を提供するものである。そして、こ
れらをもつてオフセツト電圧V_IOの小さな増幅回
路を提供するものである。

また、その第３の目的とするところは、更に微
小化された定電流を形成することができる定電流
回路を提供するものである。

本発明によれば、その特徴とするところは、微
小電流を２段構えの回路でもつて形成しようとし
たところにある。それらは、まず通常のミラー回
路でもつて小電流を形成し、それらを分技路を要
素とする電流バランス回路を通すことにより更に
微小化された定電流とするものであるが、それら
構成の具体的な構造は、またそれら構造による効
果は第３図〜第５図に示した本発明に対する一実
施例回路図、並びに装置図を参酌すれば明らかで
ある。

第３図には、演算増幅回路の全体回路図が示さ
れる。それら回路は、定電流回路１９と、メイン
増幅回路２０と、サブ増幅回路２１とで構成され
る。定電流回路１９は、電源端子（以下、第１の
電源端子という。）V_CCと、アース（以下、第２
の電源端子という。）との間にピンチ抵抗R₁、ダ
イオードD₁，D₂でなる第１の直列回路２２と、
第１、第２のコレクタ２４，２５を有するラテラ
ルトランジスタQ₁₀、NPNトランジスタQ₁₁、抵
抗R₂でなる第２の直列回路２３で構成される。
上記NPNトランジスタQ₁₁のベースはピンチ抵抗
R₁とダイオードD₁との共通接続点２６に接続さ
れる。また、上記NPNトランジスタQ₁₁のベース
はPNPトランジスタQ₁₀の第１コレクタ２４に接
続される。また、PNPトランジスタQ₁₀の第２コ
レクタ２５は自己のベースに接続される。

しかし、これら定電流回路１９によれば、電源
電圧V_CCが変動しても、接続点２６の電圧は2V_F
に保たれるので、NPNトランジスタQ₁₁のバイア
ス電圧は一定であり、第２の直列回路２３に流れ
る電流Ibは一定である。一方、第１の直列回路２
２にあつては、抵抗R₁の値は高く選んであるた
め、電流I_Aは微小であり、NPNトランジスタQ₁₁
のバイアス電圧は、バイアス電流I_Aにそれ程影響
されない。

したがつて、定電流回路１９によれば定電流I_B
を形成することができるものであり、該定電流I_B
に対してミラー接続されているPNPトランジス
タQ₁′、PNPトランジスタQ₈にあつては、その回
路デイメンジヨンを、比をとつて設定してみれば
ミラー比に従つた定電流I_C〜I_Fを形成することが
できる。尚、上記定電流回路１９にあつては、
PNPトランジスタQ₁₀の第１コレクタ２４が
NPNトランジスタQ₁₁のベースに、そして、
PNPトランジスタQ₁₀のベースがNPNトランジ
スタQ₁₁のコレクタに接続されているので、定電
流I_Bの変化はNPNトランジスタQ₁₁自身のバイア
スを調整するものであり、帰還ループαは、自己
修正機能を持つ。

メイン増幅回路２０は、第１の電源端子V_CC
と、第２の電源端子（アース）との間に形成され
た差動増幅回路２７を有する。また、該差動増幅
回路２７を構成する第１、第２の入力トランジス
タQ₂，Q₃のベースに形成された第１、第２の入
力回路２８，２９を有する。また、上記第１、第
２トランジスタQ₂，Q₃のベースと上記第１の電
源端子V_CCとの間に形成された第１、第２のバイ
アス回路３０，３１を有する。

これら増幅回路２０において、第１図と相異す
るのは、定電流トランジスタQ₁の構造と、第１、
第２バイアス回路３０，３１の構造である。

すなわち（）式で示したオフセツト電圧V_IO
を小さくするためには、（）式で示したIe₂／Ie₁を１にするための構造が必要であるが、ここではそ
れら微小なる定電流の形成、並びにバランスイン
グを、上記第１、第２のバイアス回路３０，３１
に、それら回路３０，３１に流れる電流I_D、I_Eを
バランスするための直流バランス回路３３，３４
を設けることで実現される。

具体的に直流バランス回路３３，３４は、小な
くともエミツタ電極Qa₁，Qb₁、ベース電極Qa₂，
Qb₂、第１のコレクタ電極Qa₃，Qb₃、第２のコ
レクタ電極Qa₄，Qb₄を有するマルチコレクタ形
のラテラルPNPトランジスタQ₁₂，Q₁₃を用意し、
ベースQa₂，Qb₂と第１のコレクタ電極Qa₃，Qb₃
を共通接続すると共に、第２コレクタ電極Qa₄，
Qb₄をアースすることで構成する。それら、ラテ
ラルPNPトランジスタQ₁₂，Q₁₃の角度分割は、
第４図に示すごとく、必要な電流値I_G、I_H合わせ
て決定されるが、これら電流値I_G、I_Hの形成は、
電流I_D、I_Eが定電流トランジスタQ₁′による角度分
割により一担小電流化されているので、微細な角
度分割でなくてもよく、定電流I_G、I_Hは微小とす
ることができる。つまり、換言すれば、電流ドラ
ンス回路Q₁₂，Q₁₃を付設する意義は、定電流ト
ランジスタQ₁′の微細分割を排除することであり、
定電流トランジスタQ₁′により形成され定電流I_D、
I_Eの一部をPNPトランジスタQ₁₂，Q₁₃を構成す
るコレクタ領域（第４図に示した斜線部分。）を
もつてアースへ逃がすことである。また、それら
PNPトランジスタQ₁₂，Q₁₃の角度分割を調整す
ることにより、電流I_G、I_Hのバランスをとること
である。したがつて、これら電流バランス回路３
３，３４を付設した増幅回路にあつては、Ie₂／Ie₁を１に近づけることができるものであり、オフセツ
ト電圧V_IOを小さくすることができる。

第５図には、これらトランジスタQ₁′，Q₂，
Q₆，Q₁₂，D₃を適正配置にして形成した平面パタ
ーン図が示される。図において、３６，３７，３
８は、Ｎ形のアイランド領域、点線にて囲まれる
領囲はアルミニウム配線領域を示す。また、３
９，４４はアルミニウムコンタクトホールを示
す。また、４５はP⁺アイソレーシヨン領域を示
す。これら図において、特徴とする点は、電流バ
ランストランジスタQ₁₂を回路内に組み込んだこ
とと、それらトランジスタQ₁₂を組み込んでも、
アイランド３７を共用する。

また、コレクタ領域４６をダイオードD₃と共
用するなど、どの手法により、領域の縮小化を図
つていることである。したがつて、これらパター
ン図から明らかなように、電流バランス回路の設
置は、面積的にそれ程増大するものではなく、本
発明は集積回路化に好適する。

サブ増幅回路２１は、定電流トランジスタQ₈、
NPNトランジスタQ₉で形成され、その出力に
は、コレクタ端子を出力端子４７としたNPNト
ランジスタQ₁₄が形成される。

この様に、本発明によれば、マルチコレクタ形
のラテラルトランジスタを用いて、微小なミラー
定電流を形成する場合、従来はトランジスタのコ
レクタデイメンジヨンを小さくして形成しなけれ
ばならず、所望の定電流値が得られなかつたもの
だが、定電流路に、電流を分割し、不用な電流を
アースへ捨てるごとき、電流バランス回路を設け
たものなので、定電流トランジスタのコレクタデ
イメンジヨンはそれ程小さくする必要性がなくな
る。したがつて、この場合、斯様な構成を入力ト
ランジスタのベースに定電流路を設けた演算増幅
回路に付設すれば、（）式に示したIe₂／Ie₁の値を１に近ずけることができるものであり、△V_BEを
最小にすることができる様になる。

したがつて、本発明によれば、（）式の△
V_BEが最小にできるという意味で、オフセツト電
圧V_IOを小さくすることができる。

以上、本発明によれば、幾多の効果を奏する増
幅回路を提供することができる。が、本発明はこ
こに提示した実施例のみならず、「特許請求の範
囲」の許す限りの範囲内において改変を加え得る
ことは明らかである。

【図面の簡単な説明】

第１図は従来からある増幅回路図、第２図は第
１図回路中のトランジスタQ₁の平面パターン図、
第３図は本発明に対する一実施例回路図、第４図
は本発明の特徴を説明するための模式パターン
図、第５図は第３図を装置化した場合の一部平面
パターン図、である。１９……定電流回路、２０……メイン増幅回
路、２１……サブ増幅回路、２２……第１の直列
回路、２３……第２の直列回路、２７……差動増
幅回路、２８……第１の入力回路、２９……第２
の入力回路、３０……第１のバイアス回路、３１
……第２のバイアス回路、３３，３４………電流
バランス回路（トランジスタ）。

Claims

【特許請求の範囲】

１第１及び第２の電源端子と、共通エミツタ構
成でなる第１、第２の入力トランジスタを有する
差動増幅器と、前記第１の電源端子と前記差動増
幅器の共通エミツタとの間に接続される定電流源
と、上記第１、第２トランジスタのベースに形成
された第１、第２の入力回路を有し、半導体基板
上に形成された増幅回路において、上記定電流源
は、コレクタの１つが上記共通エミツタの接続さ
れたマルチコレクタトランジスタで構成され、こ
の定電流源の他のコレクタと、上記第１、第２ト
ランジスタのベースとの間に夫々接続されたバイ
アス回路を有し、このバイアス回路は、コレクタ
の１つが上記第２の電源端子に接続されたマルチ
コレクタトランジスタで構成された電流バランス
回路を有し、上記定電流源からの電流を上記バラ
ンス回路のコレクタを介し上記第２の電源端子へ
バイパスすることにより、夫々、第１、第２のバ
イアス回路に流れる電流値を制御することを特徴
とする差動増幅回路。