JPH0278088A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPH0278088A JPH0278088A JP63228644A JP22864488A JPH0278088A JP H0278088 A JPH0278088 A JP H0278088A JP 63228644 A JP63228644 A JP 63228644A JP 22864488 A JP22864488 A JP 22864488A JP H0278088 A JPH0278088 A JP H0278088A
- Authority
- JP
- Japan
- Prior art keywords
- address
- nipple
- bits
- order
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 210000002445 nipple Anatomy 0.000 claims abstract description 37
- 238000000034 method Methods 0.000 claims description 3
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ニプルモードを備えたダイナミック型ＲＡＭ
に対するメモリアクセス制御方式に関する。
に対するメモリアクセス制御方式に関する。
従来の装置は、時開１＠６３−２５８８５号公報のよう
に、ニプルモードを備えたダイナミック型ＲＡＭに対し
てそのニブルアドレスを無効にして最下位アドレスから
メモリアクセスを行うとともに、指定されたニブルアド
レスのアクセスに対応してデータバス上の信号を有効に
することで、ニプルモードを備えたダイナミック型ＲＡ
Ｍに対するメモ。
に、ニプルモードを備えたダイナミック型ＲＡＭに対し
てそのニブルアドレスを無効にして最下位アドレスから
メモリアクセスを行うとともに、指定されたニブルアド
レスのアクセスに対応してデータバス上の信号を有効に
することで、ニプルモードを備えたダイナミック型ＲＡ
Ｍに対するメモ。
リアクセスをすべてニプルモードサイクルで行っていた
。
。
上記従来技術は、ニプルモードを備えたダイナミック型
ＲＡＭに対し、そのニブルアドレスを無効にして最下位
アドレスからメモリアクセスを行うため、指定されたニ
ブルアドレスのアクセスに対応するデータがデータバス
上に現われるまで、データバス上の信号を無効にする必
要がある。
ＲＡＭに対し、そのニブルアドレスを無効にして最下位
アドレスからメモリアクセスを行うため、指定されたニ
ブルアドレスのアクセスに対応するデータがデータバス
上に現われるまで、データバス上の信号を無効にする必
要がある。
このため、指定されたニブルアドレスを無効にし、最下
位アドレスをダイナミック型ＲＡ Ｍ ｌ：、与える回
路と、指定されたニブルアドレスのアクセス（＝対応し
てデータバス上の信号を有効にする回路が必要であり、
装置の簡略化について配慮がなされておらず、複雑な回
路が必要であるという問題があった。
位アドレスをダイナミック型ＲＡ Ｍ ｌ：、与える回
路と、指定されたニブルアドレスのアクセス（＝対応し
てデータバス上の信号を有効にする回路が必要であり、
装置の簡略化について配慮がなされておらず、複雑な回
路が必要であるという問題があった。
本発明は、ニゲルモードを備えたダイナミック型ＲＡＭ
に対し、そのニプルモードを有効に利用し、ダイナミッ
ク型ＲＡＭに対するメモリアクセス時間を短縮化するこ
とを目的としており、さらに、上記目的を簡単な回路構
成にて実現することを目的とする。
に対し、そのニプルモードを有効に利用し、ダイナミッ
ク型ＲＡＭに対するメモリアクセス時間を短縮化するこ
とを目的としており、さらに、上記目的を簡単な回路構
成にて実現することを目的とする。
上記目的を達成するため、ニプルモードを備えたダイナ
ミック型ＲＡＭに対するアドレスの下位２ビットが″″
００＃００＃以外通常モードサイクルによるアクセスを
行い、上記アドレスをインクリメントし、連続して通常
モードサイクルによるアクセスを行う。その後上記アド
レスの下位２ビットが“００”となった時をニブルアド
レスとし、ニプルモードサイクルによるアクセスを行い
上記アドレスの最上位ビットから下位３ビット目までを
インクリメントし、連続してニプルモードサイクルによ
るアクセスを行うようにしたものである。
ミック型ＲＡＭに対するアドレスの下位２ビットが″″
００＃００＃以外通常モードサイクルによるアクセスを
行い、上記アドレスをインクリメントし、連続して通常
モードサイクルによるアクセスを行う。その後上記アド
レスの下位２ビットが“００”となった時をニブルアド
レスとし、ニプルモードサイクルによるアクセスを行い
上記アドレスの最上位ビットから下位３ビット目までを
インクリメントし、連続してニプルモードサイクルによ
るアクセスを行うようにしたものである。
上記手段は、ニプルモードを備えたダイナミック型ＲＡ
Ｍに対するアドレスの下位２ビットにより、メモリアク
セスを、通常モードサイクル又はニプルモードサイクル
で行うもので、通常モードサイクルによるメモリアクセ
スを行う場合は、アドレスの下位２ビットをインクリメ
ントし、ニプルモードサイクルによるメモリアクセスを
行う場合は、アドレスの下位６ビット目から最上位ビッ
トをインクリメントし、上記ダイナミック型ＲＡＭに対
するアドレスとする。
Ｍに対するアドレスの下位２ビットにより、メモリアク
セスを、通常モードサイクル又はニプルモードサイクル
で行うもので、通常モードサイクルによるメモリアクセ
スを行う場合は、アドレスの下位２ビットをインクリメ
ントし、ニプルモードサイクルによるメモリアクセスを
行う場合は、アドレスの下位６ビット目から最上位ビッ
トをインクリメントし、上記ダイナミック型ＲＡＭに対
するアドレスとする。
以下、本発明の一実施例を第１図により説明する。メモ
リアクセス制御装置１ＤＭＡｃは、メモリアクセスを開
始する先頭アドレスと、転送データ数を認知し、メモリ
へのデータ転送を制御する装置である。メモリ装置ＤＲ
ＡＭは、ニプルモードを備えたダイナミック型ＲＡＭで
あり、このメモリ装置ＤＲＡＭへのメモリアクセスは、
上記メモリアクセス制御装置ＤＭＡ Ｃが制御する。
リアクセス制御装置１ＤＭＡｃは、メモリアクセスを開
始する先頭アドレスと、転送データ数を認知し、メモリ
へのデータ転送を制御する装置である。メモリ装置ＤＲ
ＡＭは、ニプルモードを備えたダイナミック型ＲＡＭで
あり、このメモリ装置ＤＲＡＭへのメモリアクセスは、
上記メモリアクセス制御装置ＤＭＡ Ｃが制御する。
上位アドレスカウンタＵＡＣＮＴは、上記メモリ制御部
＃ＤＭＡＣが出力するアドレスの下位３ピツト目から最
上位ビットまでを入力し、上記メモリ装置ＤＲＡＭのア
ドレスを生成する。
＃ＤＭＡＣが出力するアドレスの下位３ピツト目から最
上位ビットまでを入力し、上記メモリ装置ＤＲＡＭのア
ドレスを生成する。
下位アドレスカウンタＬＡＣＮＴは、上記メモリ制御装
置ＤＭＡＣが出力するアドレスの下位２ビットを入力し
、上記メモリ装置ＤＲＡＭのアドレスを生成する。
置ＤＭＡＣが出力するアドレスの下位２ビットを入力し
、上記メモリ装置ＤＲＡＭのアドレスを生成する。
タイミング制御部ＣＮＴＬは、上記メモリアクセス制御
装置ＤＭＡＣが出力するリード／２イト信号Ｒ／Ｗとク
ロック信号ＣＬＫを入力し、上記メモリ装置ＤＲＡＭに
対する制御信号（ＲＡＳ、ＣＡＳ、Ｗ的と、上記上位ア
ドレスカウンタＵＡＣＮ！’及び、上記下位アドレスカ
ウンタＬＡＣＮＴへのクロック信号Ｃを生成する。
装置ＤＭＡＣが出力するリード／２イト信号Ｒ／Ｗとク
ロック信号ＣＬＫを入力し、上記メモリ装置ＤＲＡＭに
対する制御信号（ＲＡＳ、ＣＡＳ、Ｗ的と、上記上位ア
ドレスカウンタＵＡＣＮ！’及び、上記下位アドレスカ
ウンタＬＡＣＮＴへのクロック信号Ｃを生成する。
上記メモリアクセス制御装置１１ ＤＭＡＣは、データ
転送を開始する場合、上記上位アドレスカウンタＵＡＣ
Ｎ’［’及び、上記下位アドレスカウンタＬＡＣＮ’Ｉ
’にアドレスを与える。上記下位アドレスカラ／りＬＡ
ＣＮＴは与えられた２ビットの値が１００”か否かを判
定し、上記２ビットの値が“００”であれば、ニプルモ
ード信号ＮＭＤを出力する。上記タイミング制御部ＣＮ
ＴＬは、上記下位アドレスカウンタＬＡＣＮＴが出力す
る上記ニプルモード信号ＮＭＤにより、上記メモリ装置
ＤＲＡＭに対する制御信号（ＲＡＳ、ＣＡＳ、ＷＥ）を
、通常モードサイクル又はニプルモードサイクルに対応
したタイミングで出力する。
転送を開始する場合、上記上位アドレスカウンタＵＡＣ
Ｎ’［’及び、上記下位アドレスカウンタＬＡＣＮ’Ｉ
’にアドレスを与える。上記下位アドレスカラ／りＬＡ
ＣＮＴは与えられた２ビットの値が１００”か否かを判
定し、上記２ビットの値が“００”であれば、ニプルモ
ード信号ＮＭＤを出力する。上記タイミング制御部ＣＮ
ＴＬは、上記下位アドレスカウンタＬＡＣＮＴが出力す
る上記ニプルモード信号ＮＭＤにより、上記メモリ装置
ＤＲＡＭに対する制御信号（ＲＡＳ、ＣＡＳ、ＷＥ）を
、通常モードサイクル又はニプルモードサイクルに対応
したタイミングで出力する。
上記タイミング制御部ＣＮＴＬは、上記ニプルモード信
号ＮＭＤにより、上記上位アドレスカウンタＵＡＣＮ’
ｌ’と上記下位アドレスカウンタＬＡＣＮ’Ｉ’に与え
るクロックを制御する。上記ニプルモード信号ＮＭＤが
論理”１″の時は、上記上位アドレスカウンタＵＡＣＮ
’ｒ ｌ二、上記ニプルモード信号ＮＭＤが論理″″０
”の時は、上記下位アドレスカラ／りＬＡＣＮＴにそれ
ぞれクロックを与える。これにより通常モードサイクル
とニプルモードサイクルによるメモリアクセスを実現す
る。
号ＮＭＤにより、上記上位アドレスカウンタＵＡＣＮ’
ｌ’と上記下位アドレスカウンタＬＡＣＮ’Ｉ’に与え
るクロックを制御する。上記ニプルモード信号ＮＭＤが
論理”１″の時は、上記上位アドレスカウンタＵＡＣＮ
’ｒ ｌ二、上記ニプルモード信号ＮＭＤが論理″″０
”の時は、上記下位アドレスカラ／りＬＡＣＮＴにそれ
ぞれクロックを与える。これにより通常モードサイクル
とニプルモードサイクルによるメモリアクセスを実現す
る。
次に、第２図に示したタイミング図を参照して上記メモ
リ装置ＤＲＡＭ ｌ二対するメモリアクセス方式を説明
する。
リ装置ＤＲＡＭ ｌ二対するメモリアクセス方式を説明
する。
上記メモリアクセス制御装置ＤＭＡＣが出力するるアド
レスは、上記上位アドレスカウンタＵＡＣＮ’［’及び
、上記下位アドレスカウンタＬＡＣＮ’Ｉ’に入力され
る。上記メモリアクセス制御部［ＤＭＡＣが出力するア
ドレスの下位３ピントが例えば″０１０’の時、上記下
位アドレスカウンタＬＡＣＮＴは、上記ニプルモード信
号ＮＭＤを論理“０＃とする。上記上位アドレスカウン
タＵＡＣＮＴ及び、上記下位アドレスカウンタＬＡＣＮ
Ｔは、上記メモリアクセス制御部［ＤＭＡＣが与えたア
ドレスを上記メモリ装［ＤＲＡＭのロウ系アドレスとカ
ラム系アドレスに分割し送出する。上記タイミング制御
部ＣＮＴＬは、上記メモリ装置ＤＲＡＭに対する制御信
号（ＲＡＳ、ＣＡＳ、ＷＥ）を、通常モードサイクルの
タイミングで上記メモリ装置１ ＤＲＡＭに与える。上
記下位アドレスカウンタＬＡＣＮＴは、上記メモリアク
セス制御装置ＤＭＡＣにより与えられたアドレスな″０
０”になるまでインクリメントシ、上記タイミング制御
部ＣＮＴＬは、上記通常モードサイクルをくり返し実行
する。
レスは、上記上位アドレスカウンタＵＡＣＮ’［’及び
、上記下位アドレスカウンタＬＡＣＮ’Ｉ’に入力され
る。上記メモリアクセス制御部［ＤＭＡＣが出力するア
ドレスの下位３ピントが例えば″０１０’の時、上記下
位アドレスカウンタＬＡＣＮＴは、上記ニプルモード信
号ＮＭＤを論理“０＃とする。上記上位アドレスカウン
タＵＡＣＮＴ及び、上記下位アドレスカウンタＬＡＣＮ
Ｔは、上記メモリアクセス制御部［ＤＭＡＣが与えたア
ドレスを上記メモリ装［ＤＲＡＭのロウ系アドレスとカ
ラム系アドレスに分割し送出する。上記タイミング制御
部ＣＮＴＬは、上記メモリ装置ＤＲＡＭに対する制御信
号（ＲＡＳ、ＣＡＳ、ＷＥ）を、通常モードサイクルの
タイミングで上記メモリ装置１ ＤＲＡＭに与える。上
記下位アドレスカウンタＬＡＣＮＴは、上記メモリアク
セス制御装置ＤＭＡＣにより与えられたアドレスな″０
０”になるまでインクリメントシ、上記タイミング制御
部ＣＮＴＬは、上記通常モードサイクルをくり返し実行
する。
上記下位アドレスカウンタＬＡＣＮＴは、２ビットの値
が”００”となった時、上記ニプルモード信号ＮＭＤを
論理“１″とする。上記タイミング制御部ＣＮＴＬは、
上記上位アドレスカウンタＵＡＣＮＴにクロックを与え
る。上記上位アドレスカウンタＵＡＣＮは、アドレスを
インクリメントする。ここでアドレスの下位３ビットは
、１１００”となる上記タイミング制御部ＣＮＴＬは、
上記メモリ装置ＤＲＡＭに対する制御信号（ＲＡＳ、Ｃ
ＡＳ、ＷＥ）を、ニプルモードサイクルのタイミングで
出力する。
が”００”となった時、上記ニプルモード信号ＮＭＤを
論理“１″とする。上記タイミング制御部ＣＮＴＬは、
上記上位アドレスカウンタＵＡＣＮＴにクロックを与え
る。上記上位アドレスカウンタＵＡＣＮは、アドレスを
インクリメントする。ここでアドレスの下位３ビットは
、１１００”となる上記タイミング制御部ＣＮＴＬは、
上記メモリ装置ＤＲＡＭに対する制御信号（ＲＡＳ、Ｃ
ＡＳ、ＷＥ）を、ニプルモードサイクルのタイミングで
出力する。
上記上位アドレスカウンタＵＡＣＮＴは、アドレスをイ
ンクリメントし、上記タイミング制御部ＣＮＴＬは、ニ
プルモードサイクルを実行する。以後。
ンクリメントし、上記タイミング制御部ＣＮＴＬは、ニ
プルモードサイクルを実行する。以後。
データ転送が終了するまで、上記上位アドレスカウンタ
ＵＡＣＮＴは、アドレスをインクリメントし、上記タイ
ミング制御部ＣＮＴＬは、ニプルモードサイクルをくり
返す。
ＵＡＣＮＴは、アドレスをインクリメントし、上記タイ
ミング制御部ＣＮＴＬは、ニプルモードサイクルをくり
返す。
本実施例によれば、ニプルモードを備えたダイナミック
型ＲＡＭに対する連続アクセスで、アドレスの下位２ビ
ットが１００＃どなってから′″１１”までの４回のア
クセスをニプルモードサイクルによりアクセスができ、
それ以外のアドレスの時は、通常モードサイクルによる
アクセスを行うことができるという効果が得られる。
型ＲＡＭに対する連続アクセスで、アドレスの下位２ビ
ットが１００＃どなってから′″１１”までの４回のア
クセスをニプルモードサイクルによりアクセスができ、
それ以外のアドレスの時は、通常モードサイクルによる
アクセスを行うことができるという効果が得られる。
上記効果により、ニプルモードを備えたダイナミック型
ＲＡＭに対するデータ転送など、連続メモリアクセスの
高速化が簡単な回路構成で実現できるという効果が得ら
れる。
ＲＡＭに対するデータ転送など、連続メモリアクセスの
高速化が簡単な回路構成で実現できるという効果が得ら
れる。
本発明によれば、ニプルモードを備えたダイナミック型
ＲＡＭに対する連続アクセスで、アドレスの下位２ビッ
トが００＃となりてから、″１１″までの４回のアクセ
スをニプルモードサイクルによりアクセスができ、それ
以外のアドレスの時は、通常モードサイクルによるアク
セスを行うことができる。また、これにより、ニプルモ
ードを備えたダイナミック型ＲＡＭに対するデータ転送
など連続メモリアクセスの高速化が簡単な回路構成で実
現できる。
ＲＡＭに対する連続アクセスで、アドレスの下位２ビッ
トが００＃となりてから、″１１″までの４回のアクセ
スをニプルモードサイクルによりアクセスができ、それ
以外のアドレスの時は、通常モードサイクルによるアク
セスを行うことができる。また、これにより、ニプルモ
ードを備えたダイナミック型ＲＡＭに対するデータ転送
など連続メモリアクセスの高速化が簡単な回路構成で実
現できる。
第１図は、本発明の実施例を表わすブロック図、第２図
は、本発明の動作の１列を表わすタイミング図である。 ＤＭＡＣ・・・メモリアクセス制御装置ＤＲＡＭ・・・
メモリ装置 ＵＡＣＮＴ・・・上位アトＶスカウンタＬＡＣＮＴ・・
・下位アドレスカウンタＣＮＴＬ・・・タイミング制御
部 ＲＡ・・・ロウ系アドレス ＣＡ・・・カラム系アドレス。
は、本発明の動作の１列を表わすタイミング図である。 ＤＭＡＣ・・・メモリアクセス制御装置ＤＲＡＭ・・・
メモリ装置 ＵＡＣＮＴ・・・上位アトＶスカウンタＬＡＣＮＴ・・
・下位アドレスカウンタＣＮＴＬ・・・タイミング制御
部 ＲＡ・・・ロウ系アドレス ＣＡ・・・カラム系アドレス。
Claims (1)
- ニプルモードを備えたダイナミック型ＲＡＭに対する
連続アクセスで、アドレスの下位２ビットが“００”と
なってから“１１”までの４回のアクセスをニプルモー
ドサイクルによりアクセスし、それ以外のアドレスの時
は、通常モードサイクルによるアクセスを行うことを特
徴とするメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63228644A JPH0278088A (ja) | 1988-09-14 | 1988-09-14 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63228644A JPH0278088A (ja) | 1988-09-14 | 1988-09-14 | メモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0278088A true JPH0278088A (ja) | 1990-03-19 |
Family
ID=16879573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63228644A Pending JPH0278088A (ja) | 1988-09-14 | 1988-09-14 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0278088A (ja) |
-
1988
- 1988-09-14 JP JP63228644A patent/JPH0278088A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4839856A (en) | Memory access control circuit | |
| JPH03254497A (ja) | マイクロコンピュータ | |
| US4779232A (en) | Partial write control apparatus | |
| US4575826A (en) | Refresh generator system for a dynamic memory | |
| JPH0278088A (ja) | メモリアクセス制御方式 | |
| JP4606725B2 (ja) | 高速メモリアクセス制御装置 | |
| JPH08129881A (ja) | Ｓｄｒａｍ制御装置 | |
| JPS63140490A (ja) | ダイナミツクｒａｍ | |
| JPS63163938A (ja) | ダイナミツクｒａｍコントロ−ラ | |
| JP3318125B2 (ja) | Ｄｒａｍ制御回路 | |
| JPH0553920A (ja) | 構造化アドレス生成装置 | |
| JPH09312094A (ja) | リフレッシュ制御システム | |
| KR0154717B1 (ko) | 상태 천이 머신을 가지는 시스템의 메모리 관리 구조 및 그 처리방법 | |
| KR0164810B1 (ko) | 페이지 힛율이 개선된 디램 컨트롤러의 동작 방법 | |
| JPS61160900A (ja) | Ｒａｍの書込み読出し回路 | |
| JPS6142793A (ja) | 高速メモリシステム | |
| JPH03203891A (ja) | メモリ制御装置 | |
| JPS6325885A (ja) | メモリアクセス方式 | |
| JPH04116750A (ja) | Ｄｍａメモリ転送装置 | |
| JPH05282859A (ja) | メモリ集積回路 | |
| JPS6364689A (ja) | ランダムアクセスメモリ装置 | |
| JPH01111234A (ja) | パリティチェック方式 | |
| JPH01243290A (ja) | メモリ制御方式 | |
| JPH02187848A (ja) | メモリ制御回路 | |
| JPS62209639A (ja) | メモリモデイフアイライト回路 |