JPH0276429A

JPH0276429A - クロック再生回路

Info

Publication number: JPH0276429A
Application number: JP63229546A
Authority: JP
Inventors: Masahiro Nagasu; 正浩長洲
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1988-09-13
Filing date: 1988-09-13
Publication date: 1990-03-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】童栗上■村朋分野本発明は、ディジタル通信方式の受信装置で受信したデ
ィジタルデータ信号から、データを識別するためのタイ
ミングクロック信号を抽出するフェーズ・ロックド・ル
ープ型のクロック再生回路に関するものである。

従来曵肢歪従来、いわゆるフェーズ・ロックド・ループ回路（以下
ｒＰＬＬ回路」という）はアナログ方式によるものが主
流であったが、ディジタル信号処理技術の発達に伴い、
ディジタル方式で位相同期操作を行うディジタル・フェ
ーズ・ロックド・ループ回路（以下ｒＤＰＬＬ回路」と
いう）も各種提案されている。またディジタル信号から
データを識別するためのタイミングクロック信号を抽出
する方法も各種提案されているが、ここではその−例と
して、市販のＤＰＬＬ制御用ＩＣ（例えば、ＲＣＡ社の
７４　ＨＣ２９７）を使ったＤＰＬＬＰＬＬツクロック
再生回路て説明する。

第３図は従来のＤＰＬＬ回路のブロック構成図であり、
固定周波数２Ｎｆｏｕｙのクロックを発生するクロック
発生回路６の出力パルスから余分なパルスを除去し、ま
たは、パルスを付加することによって入力クロック信号
ＦＩＮと出力クロック信号ｆ。ＵＴの位相の同期化を図
るものである。第３図において、１は一般ににカウンタ
回路と呼ばれ、図示しないが該にカウンタ回路の中には
、出力クロック信号ｆ。ＵＴの位相が入力クロック信号
ｆｌＮの位相より遅れているとき、計数を行うアップカ
ウンタと、ｆｌＮよりｆ。ＬＩＴの位相が進んでいると
き、計数を行うダウンカウンタを含んでいる。アップカ
ウンタは所定数を計数する度に端子ＣＡよリキャリー（
桁上げ）信号ＩＮＣＲを出力し、ダウンカウンタは所定
数を計数する度に端子ＢＯよりボロー（桁下げ）信号Ｄ
ＥＣＲを出力する。この所定数は予め設定可能である。

２はインクリメント／デクリメント回路（以下１／Ｄ回
路という）であり、その制御端子ＩＮＣＲににカウンタ
回路１からのパルス信号ＩＮＣＲ（ｅ）が入力すると、
これによって出力端子ＩＤ０ＵＴより余分の１パルスを
付加したクロック信号（ｈ）を導出する。また他方の制
御端子ＤＥＣＲににカウンタ回路１よりパルス信号Ｄ　
Ｅ　ＣＲ（ｆ）が入力すると、これによって出力端子Ｉ
　ＤＯＵＴより、ｌパルス信号が除去されたクロック信
号（ｈ）を導出する。３はエッヂタイプの位相比較回路
であり、その端子Ｊに出力信号ｆ。ｕ７（ｃ）の立ち下
がりが入力されると出力端子ＥＣＰＤＯＵＴの信号（ｄ
）はＨＩＧＨレベルになり、また端子Ｋに入力信号ｆ　
＋Ｎ（ｂ）の立ち下がりが入力されると出力ＥＣＰＤＯ
ＵＴの信号（ｄ）はＬＯＷレベルになる。４は分周比が
Ｎの分周回路であり、６はクロック信号（１）を発生す
るクロック発生回路であって、そのクロック周波数は出
力信号ｆ。ＬＩＴの２Ｎ倍に設定されている。５はにカ
ウンタ回路１のＫＣＬＫ端子ににクロック信号（ａ）を
供給するクロック発生回路であり、そのクロック周波数
は上記クロック発生回路６のクロック周波数と同一に設
定されている。尚第３図の点線で囲むブロック７は、市
販のＤＰＬＬ制御用ＩＣ（例えばＲＣＡ社の７４ＨＣ２
９７等）に相当する部分である。

第４図（イ）、（ロ）、（ハ）は第３図に示すＤＰＬＬ
回路の動作を説明するためのタイムチャートである。第
４図（イ）、（ロ）において、信号（ａ）はクロック発
生回路５よりにカウンタ回路１のＫＣＬＫ端子に供給さ
れるにクロック信号、信号（ｂ）は位相比較回路３のに
端子に導かれる入力信号ｆ　ｌＮ＋信号（ｃ）は入力信
号ｆｌＮに位相同期させる出力信号ｆ。ＬＩＴ　＋信号
（ｄ）は入力信号ｆｌＮと出力信号ｆＯ１ｌＴの各立ち
上りエッヂ間で位相差を検出した位相比較回路３の出力
信号ＥＣＰＤＯＵＴであり、該信号（ｄ）はにカウンタ
回路１のＤ／Ｕ端子に供給され、Ｋカウンタ回路１内の
アップカウンタ又はダウンカウンタの選択を行う。また
第４図（ハ）において、信号軸）はクロック発生回路６
よりＩ／Ｄ回路２のＩ　ＤＣＬＫ端子に導かれる信号で
、出力信号ｆ。ＬＩＴを形成する基になるＩ１０クロッ
ク信号、信号（ｅ）はにカウンタ回路１のＣＡ端子より
Ｉ／Ｄ回路２のＩＮＣＲ端子に導かれるキャリー信号Ｉ
ＮＣＲ，信号（ｆ）はにカウンタ回路ｌのＢＯ端子より
Ｉ／Ｄ回路２のＤＥＣＲ端子に導かれるボロー信号ＤＥ
ＣＲ，信号（ｈ）はＩ／Ｄ回路２で、ｌパルス信号を付
加するか（図中の中央部分）、又は１パルス信号が除去
された（図中の右端部）Ｉ／ＤＯＵＴ信号である。この
Ｉ／ＤＯＵＴ信号（ｈ）は、Ｋカウンタ回路１からＩ／
Ｄ回路２へのキャリー信号Ｉ　Ｎ　ＣＲ（ｅ）もボロー
信号Ｄ　Ｅ　ＣＲ（ｆ）もないときは、クロック発生回
路６より発生するＩ／Ｄクロック信号（ｇ）の２周期の
パルス列になるようにしている。

第４図（イ）は入力信号ｆｌＮより出力信号ｆ。ｕｔの
位相が進んでいる場合を示している。即ち、ここで言う
位相同期した状態とは、入力信号ｆ　１Ｎ（ｂ）の立ち
下りと出力信号ｆ。Ｕｏ（ｃ）の立ち上りが一致した状
態を言うものとする。

以下第４図（イ）、（ロ）、（ハ）のタイムチャートを
用いて第３図の動作説明を行う。

まず、入力信号ｆオ（ｂ）が立ち下ると位相比較回路３
の出力信号Ｅ　ＣＰ　Ｄ　ＯＵ　Ｔ　（ｄ）が立ち下が
り、次に出力信号ｆ。ＵＴ（ｃ）が立ち下ると位相比較
回路３の出力信号ＥＣＰＤＯｔＪＴ（ｄ）が立ち上る。

Ｋカウンタ回路１では、上記信号ＥＣＰＤＯＵ　Ｔ　（
ｄ）がＨＩＧＨレヘルレベき、ダウンカウンタがクロッ
ク発生回路５からのにクロック信号（ａ）の立ち下りを
カウントし、一方、上記信号ＥＣＰＤＯＵＴ（ｄ）がＬ
ＯＷレベルのとき、アップカウンタかにクロック信号（
ａ）の立ち下りをカウントする。このようにして、Ｋカ
ウンタ回路１のダウンカウンタ及びアップカウンタかに
クロック信号（ａ）の所定数（予じめ一定の値に設定し
ておく）をカウントすると、Ｋカウンタ回路１よりボロ
ー信号Ｄ　Ｅ　ＣＲ（ｆ）及びキャリー信号Ｉ　ＮＣＲ
（ｅ）が出て、Ｉ／Ｄ回路２へ供給される。

第４図（イ）に示すように、入力信号ｆ　＋、Ｎ（ｂ）
より出力信号ｆ。−Ｔ（ｃ）の位相が進んでいると、位
相比較回路３の出力信号ＥＣＰＤＯＵＴ（ｄ）はＨＩＧ
Ｈレヘルレベ間がＬＯＷレベルの期間より長（なる。従
ってにカウンタ回路ｌ内のダウンカウンタの方がアップ
カウンタより多くのにクロック信号（ａ）の立ち下りを
カウントすることになり、キャリー信号ｒＮｃＲ（ｅ）
に比べ、より多くのボロー信号Ｄ　Ｅ　ＣＲ（ｆ）かに
カウンタ回路ｌより出力されることになる。

１／Ｄ回路２は、ボロー信号（ｆ）が立ち下ると、第４
図（ハ）のＩ／ＤＯＵＴ信号（ｈ）の右端部に示すよう
にＩ／Ｄクロック信号（ｇ）が数クロック発生した後、
Ｉ／ＤＯＵＴ信号（ｈ）のパルス列から１パルスを間引
きし、またキャリー信号ＩＮＣＲ（ｅ）が立ち下ると、
第４図（ハ）のｌ１０ＯＵＴ信号（ｈ）の中央部に示す
ようにＩ／Ｄクロック信号（ｇ）が数クロック発生した
後１／ＤＯＵ′ｌ”信１Ｊ（ｈ）のパルス列に１パルス
を挿入する。

従って、第４図（イ）に示すように入力信号ｆｌＮ（ｂ
）より出力信号ｆ。Ｕｔ　（ｃ）の位相が進んでいる場
合、Ｉ／ＤＯＵＴ信号（ｈ）はパルスが挿入されるより
、間引かれる方が多くなり、その結果この１／ＤＯＵＴ
信号（ｈ）を分周回路４で分周して得られる出力信号ｆ
。ｕ−（ｃ）の立ち下りは遅れることになり、該出力信
号ｆ。ａｔ　（ｃ）は人力信号ｆｌＮ（ｂ）に対して位
相同期状態に近づく。

入力信号ｆ＋ｎ（ｂ）の立ち下りと出力信号ｆ。ＬＩＴ
（ｃ）の立ち上りが一致すると、信号ＥＣＰＤＯＵＴ　
（ｄ）のＨＩＧＨ期間とＬＯＷ期間は同一になり、１／
ＤＯＵＴ信号（ｈ）におけるパルスの挿入数と間引き数
が同一になり、出力信号ｆ。Ｌｌｔ　（ｃ）は位相同期
状態に固定される。

第４図（ロ）は、入力信号ｆ＋Ｎ（ｂ）より出力信号ｆ
ｏｕＴ（ｃ）の位相が遅れている場合を示している。

この場合も上述する入力信号ｆ＋Ｎ（ｂ）より出力信号
ｆ。ＬＩＴ（ｃ）の位相が進んでいる場合と同様に説明
することができ、結果として、Ｉ／ＤＯＵＴ信号（ｈ）
におけるパルスの挿入数の方が間引き数より多くなり、
出力信号ｆ。ｕｔ　（ｃ）の立ち下りは進み、入力信号
ｆ＋Ｎ（ｂ）に対して位相同期状態に近づく。

しかしながら、上述するＤＰＬＬ回路でディジタルデー
タ信号から、データを識別するためのタイミング信号を
抽出しようとすると次のような問題がある。即ち、ディ
ジタルデータ信号は一般に第５図の中央部に示すように
パルスの欠落した部分が生じ、第４図（イ）、（ロ）の
入力信号ｆ＋Ｎ（ｂ）のように各データビットセルの境
目ごとに必ずしも立ち下りのエッヂが存在しない。しか
しながら、第３図で説明した従来のＤＰＬＬ回路では、
入力信号ｆ　＋Ｎ（ｂ）は所定周期の位置に必ず立ち下
りエッヂがあることが前提になっているから、上記のパ
ルスの欠落した部分のあるディジタルデータ信号からタ
イミングクロックを安定に抽出することはできなかった
。

そこで、従来装置においてはディジタルデータ信号にお
けるデータセルの境目毎にエッヂを作り出すため第６図
に示す如き構成のタイミングクロック再生回路が使用さ
れていた。第６図において、８は半タイムスロットの遅
延器、９は排他的論理和回路、　１０は帯域通過フィル
タ、１１はコンパレータ、１２はＤＰＬＬ回路であり、
ＩＮは入力端子。

ＯＵＴは□出力端子である。

入力端子ＩＮに第７図の（ｉ）に示すディジタルデータ
信号が入ると、該信号（＋）は半タイムスロットの遅延
器８を経由した遅延信号（ｊ）と排他的論理和回路９で
排他的論理和がとられ、第７図の（ｋ）に示す信号を出
力する。この排他的論理和回路９の出力信号（ｋ）は、
ディジタルデータ信号（ｉ）に第７図に示すようなパル
スの欠落した同一極性の信号の連続する部分があると第
７回の破線部分で示すような波形抜けの部分が生ずる。

このため従来装置においては、排他的論理和回路９の後
に帯域通過フィルタ１０を設け、第７図１）に示すよう
なりロック信号の基本周波数成分を持つ波形を作り、こ
の波形（ｊ２）をコンパレータを通過させて第７図の軸
）に示すようなディジタルデータ信号（ｉ）のデータセ
ルの境目毎にエッヂを持つ信号を得ていた。そして、こ
の信号（ｍ）をＤＰＬＬ回路１２へ入力しく例えば第３
図に示すＤＰＬＬ回路の入力信号ｆ　＋Ｎ（ｂ）として
入力する。）、入力ディジタルデータに位相同期したタ
イミングクロックを再生していた。

明が解′　しようとする課題しかしながら、上述する従来のクロック再生回路には、
−ｉにアナログ素子で構成された帯域通過フィルタと半
タイムスロット遅延器が必要であ１するため、回路を集積化して小型化することは困難であっ
た。特に、ディジタルデータ信号の伝送速度が遅い場合
には、半タイムスロット遅延器を作ることが極めて困難
となっていた。

本発明は上記の問題点に鑑み、従来装置における帯域通
過フィルタと半タイムスロット遅延器を使わず、所定周
期の位置に所定エッヂを有しないディジタルデータ信号
に対し、安定なタイミングクロックを再生し、集積化に
適したクロック再生回路を提供するものである。

ｉ　＠″２するための− 本発明のクロック再生回路は、ディジタルデータ信号の
変化点を検出するエッヂ検出回路と、該エッヂ検出回路
より得られるエッヂ検出パルス信号をリセット信号とし
て用い、クロック信号を分周するカウンターと、該カウ
ンターより得られる第１次再生クロック信号を基に位相
同期操作を行うＰＬＬ回路を備えている。

作−朋エッヂ検出回路は、ディジタルデータ信号の変他点をエ
ッヂ検出信号として検出する。このエッヂ検出信号は、
クロック発生回路からのクロック信号を分周するカウン
ターをリセットし、該カウンターよりディジタルデータ
信号の所定周期の位置にエッヂを持つ第１次再生クロッ
ク信号を導出する。この第１次再生クロック信号は、フ
ェーズ・ロックド・ループ回路に導かれ、上記ディジタ
ルデータ信号に位相同期したクロックを再生することが
できる。

実施例第１図は本発明の一実施例のブロックダイアグラムであ
り、第２図は第１図の動作を説明するための各部におけ
る信号の波形図である。

以下、第１図及び第２図に基づき本発明の詳細な説明す
る。

第１図（イ）において、１３は入力端子ＩＮに導かれる
ディジタルデータ信号（ｎ）を遅延する遅延回路であり
、第１図（ロ）に示すようにインバータ回路１９で構成
してもよい（−船釣な遅延回路を使用してもよい）。１
４は上記ディジタルデータ信号（ｎ）と遅延回路１３の
遅延信号（０）との排他的論理和をとる排他的論理和回
路であり、上記遅延回路１３と排他的論理和回路１４で
ディジタルデータ信号（ｎ）のエッヂを検出するエッヂ
検出回路１８を構成する。１６はクロック発生器１５の
クロック信号（０）を計数するカウンターであり、リセ
ット端子Ｒ３Ｔには上記排他的論理和回路１４の出力が
導入される。１７は上記カウンター１６の出力端子Ｑよ
り導出される第１次再生クロック信号（Ｒ）を入力とす
るＤＰＬＬ回路である。

従って、入力端子ＩＮに導かれる第２図（ｎ）に示すよ
うなディジタルデータ信号は、遅延回路１３及び排他的
論理和回路１４より成るエッヂ検出回路１８でディジタ
ルデータ信号（ｎ）の変化点が検出され、エッヂ検出パ
ルス信号（Ｐ）となって、カウンター１６のリセット端
子Ｒ３Ｔへ入力される。カウンター１６ではエッチ検出
パルス信号（Ｐ）が到来する毎にリセットを繰り返しな
がら、クロック発生器１５より導入されるクロック信号
（Ｑ）を分周し、第１次再生クロック信号（Ｒ）を得る
。そしてこの第１次再生クロック信号（Ｒ）を基に、次
段のＤＰＰＬ回路１７は、タイミングクロックの再生を
行う。

なお、第２図においてクロック信号（ロ）はかなり拡大
して図示されている。

以下、これらの動作を更に詳細に説明する。

入力端子ＩＮに導かれたディジタルデータ信号（ｎ）と
、遅延回路１３により任意時間遅延されたディジタルデ
ータ信号（０）とは排他的論理和回路１４により排他的
論理和がとられ、ディジタルデータ信号（ｎ）の変化点
にパルス波形を持つエッヂ検出パルス信号（Ｐ）として
、エッヂ検出部１８より導出される。このエッヂ検出パ
ルス信号（Ｐ）のパルス幅は、次段のカウンター１６の
リセット動作を可能にする程度の時間があれば充分であ
り、カウンター１６がＣＭＯ３で構成されている場合、
上記信号（Ｐ）のパルス幅は数ｎｓ以上程度でよい。従
って、第６図に示した従来装置における半タイムスロッ
ト遅延器８のように、遅延量がディジタルデータ伝送速
度の影響を受けず、また、遅延回路における遅延量も極
めて少量でよい。一般に遅延回路は、遅延量が多くなる
程実現が難しく、回路規模も大きくなるが、本発明にお
ける遅延回路１３は第１図（ロ）に示すようなインバー
タ回路１９を接続した極めて簡単な回路構成によっても
実現することができる。一方、クロック発生器１５はデ
ィジタルデータ信号（ｎ）の伝送速度のｎ倍（ｎ＝２．
３．４・・・）の周波数を持つクロック信号（ロ）を発
生しており、該クロック信号（Ｑ）は上記カウンター１
６に導かれる。

カウンター１６は上記エッヂ検出パルス信号（Ｐ）の到
来毎にリセット動作を繰り返しながら上記クロック信号
（ロ）の分周を行い、ディジタルデータ信号（ｎ）のデ
ータビットセルの境目毎に必ずエッヂを持つ第１次再生
クロック信号（Ｒ）を導出する。

カウンター１６の分周比は、分周後のクロック信号（Ｒ
）の周期がディジタルデータ信号（ｎ）のタイ１１スロ
ツトと同一周期となるように選ばれており、且つエッヂ
検出パルス信号（Ｐ）によりリセット動作が行われてい
るため、カウンター１６の出力は第２図に信号（Ｒ）で
示すようなタイミングを持つ第１次再生クロック信号と
なる。上記第１次再生り０ツク信号（Ｒ）は、第６図及
び第７図に示した従来装置における信号（ｍ）と同様、
ディジタルデータ信号（ｎ）のビットセルの境目毎に信
号の立ち下りを持っており、この第１次再生クロック信
号（Ｒ）を次段のＤＰＬＬ回路１７へ入力信号として供
給すると、ディジタルデータ信号（ｎ）に位相同期した
安定なタイミングクロック信号を再生することができる
。

尚、上述する第１図のクロック再生回路において、クロ
ック発生器１５より導出するクロック信号（Ｑ）のクロ
ック周波数を出力信号ｆ。ＬＩＴの２Ｎ倍とし、第１図
に示すＤＰＬＬ回路１７に、第３図で説明したＤＰＬＬ
回路を利用すれば、クロック発生器１５はカウンター１
６とＤＰＬＬ回路１７の共通のクロック供給源とするこ
とができる。

また上記実施例では、第１次再生クロック信号（Ｒ）に
ディジタルデータ信号（ｎ）のタイムスロットを周期と
する周波数を選んだ。しかしながら、本発明における第
１次再生クロック信号の周波数は、上記周波数に固定さ
れるものではなく、（り０ツク信号（Ｑ）のクロック周
波数を、タイムスロットを周期とする周波数に比べ十分
高くすれば）第２図に（Ｒ’）、　（Ｒ”）　、として
示すように、上記周波数のｎ倍（ｎ　＝２１３１４・・
・）に設定してもよい。そしてその周波数は、カウンタ
ー１６の分周比を変えるだけで簡単に選択することがで
きる。即ち、本発明のクロック再生回路におけるＤＰＬ
Ｌ回路１７は、ディジタルデータ信号（ｎ）のタイムス
ロットを周期とする周波数だけではな（、そのｎ倍（ｎ
　−２＋３．４・・・）の周波数でも位相同期操作が行
えるという特徴を有している。

また、上述する実施例ではＰＬＬ回路として、ＤＰＬＬ
回路１７を用いたものを例示したが、アナログ、ＰＬＬ
回路を利用しても安定なタイミングクロック信号を再生
する装置を得ることができる。

また第１図に示す本発明の実施例の回路は、ディジタル
回路のみで構成することができるのでＬ　ＳＩ化が容易
になると共に、ＤＰＬＬ回路として市販のものを利用し
ても安定したタイミングクロックの再生を行うことがで
きる。

発明の効果本発明によれば、ディジタルデータ信号のエッヂを検出
するのに、該信号の伝送速度に影響されない遅延回路を
用い、且つ、ディジタルデータ信号の少くともデータセ
ル毎にエッヂを持つ第１次再生クロック信号をカウンタ
ーによるクロック信号の分周で得るようにしたので回路
構成が簡単安価になり集積回路此等、小型化に適したク
ロック再生回路を提供することができ、極めて有効であ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は第１図の
動作説明図、第３図はディジタル・フェーズ・ロックド
・ループ回路のブロック構成図、第４図は第３図の動作
説明図、第５図はディジタルデータ信号の説明図、第６
図は従来のクロック再生回路の構成図、第７図は第６図
の動作説明図である。ＩＮ−一入力端子、　（ｎ）−ディジタルデータ信号。１３−遅延回路、　１４−排他的論理和回路。１５−・−クロック発生器、　１６−カウンター。１７−・・ディジタル・フェーズ・ロックド・ループ回
路、　１８−エッヂ検出部。（Ｒ）・・−第１次再生クロック信号。

Claims

【特許請求の範囲】

（１）パルスの欠落した部分を有し、所定周期のパルス
列より成るディジタルデータ信号の入力手段と、上記デ
ィジタルデータ信号の伝送速度に影響されない遅延回路
と排他的論理和回路より成る上記ディジタルデータ信号
のエッヂを検出するエッヂ検出手段と、クロック信号を
発生するクロック発生手段と、上記エッヂ検出手段の出
力でリセットし、且つ上記クロック信号を分周して上記
ディジタルデータ信号の少くとも所定周期の位置にエッ
ヂを有した第１次再生クロック信号を発生するカウンタ
ー手段と、上記第１次再生クロック信号に基づき、少く
とも上記ディジタルデータ信号のデータビットに位相同
期したクロック信号を発生させるフェーズ・ロックド・
ループ回路手段より成るクロック再生回路。