JPH0273722A - Ｐｌｌ方式オフセット周波数合成回路 - Google Patents
Ｐｌｌ方式オフセット周波数合成回路Info
- Publication number
- JPH0273722A JPH0273722A JP63224467A JP22446788A JPH0273722A JP H0273722 A JPH0273722 A JP H0273722A JP 63224467 A JP63224467 A JP 63224467A JP 22446788 A JP22446788 A JP 22446788A JP H0273722 A JPH0273722 A JP H0273722A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- signal
- output
- outputs
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002194 synthesizing effect Effects 0.000 title description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000003786 synthesis reaction Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、オフセント周波数をＰＬＬ方式で合成するＰ
ＬＬ方式オフセフ）周波数合成回路に関する。
ＬＬ方式オフセフ）周波数合成回路に関する。
オフセット周波数をＰＬＬ方式で合成するＰＬ［、方式
オフセフ）周波数合成回路としては、例えば第６図に示
すようなものがある。電圧制御発振器１１（以下、ＶＣ
Ｏ１１という）がらの出力周波数信号ｆ、は、外部から
の基準周波数信号ｆｃ（以下単にＲＦ信号ｆｃ とい
う）によってミキサ１２で周波数変換（ミックスダウン
）される。
オフセフ）周波数合成回路としては、例えば第６図に示
すようなものがある。電圧制御発振器１１（以下、ＶＣ
Ｏ１１という）がらの出力周波数信号ｆ、は、外部から
の基準周波数信号ｆｃ（以下単にＲＦ信号ｆｃ とい
う）によってミキサ１２で周波数変換（ミックスダウン
）される。
ミックスダウンされた周波数信号ｆ、（ｆ、−ｆ、−ｆ
ｃｊ）は、位相比較回路１３でオフセット周波数信号ｆ
。と比較され、ＶＣＯＩＩの出力周波数信号ｆｖ がｆ
ｖ ＝ｆｏ 十ｆｃ となるようにＶＣＯＩＩに対し制
御信号を出力する。
ｃｊ）は、位相比較回路１３でオフセット周波数信号ｆ
。と比較され、ＶＣＯＩＩの出力周波数信号ｆｖ がｆ
ｖ ＝ｆｏ 十ｆｃ となるようにＶＣＯＩＩに対し制
御信号を出力する。
すなわち、ＶＣＯＩＩの出力周波数信号ｆｖ が変わっ
た時、ミキサ１２によってミックスダウンされた周波数
信号ｆ、は１ｆ、−ｆ。、となるが、その関係は第７図
のようになる。よって、この周波数信号ｆ１とオフセフ
）周波数信号ｆ。との位ト目比較を位相比較器１３て行
う。一方、Ｖ ＣＣｌ２の出力周波数信号ｆｖ と位を
目比較器１３の出力との関係は第８図のようになる。
た時、ミキサ１２によってミックスダウンされた周波数
信号ｆ、は１ｆ、−ｆ。、となるが、その関係は第７図
のようになる。よって、この周波数信号ｆ１とオフセフ
）周波数信号ｆ。との位ト目比較を位相比較器１３て行
う。一方、Ｖ ＣＣｌ２の出力周波数信号ｆｖ と位を
目比較器１３の出力との関係は第８図のようになる。
ところで、ｖＣｏｌｌは、それに加わる制御電圧が高い
ときに出力周波数が高くなり、制御電圧が低いときに出
力周波数が低くなる。よって、ＶＣＯＺの出力周波数信
号ｆＶ が第８図の■の領域にあった場合には、ＶＣＯ
ＩＩへの制ｉＩｌ電圧が低いので、ＶＣＯＩＩの出力周
波数信号「９は下がり、■と■との領域の間、つまりｆ
ｖ ＝ｆｏ＋ｆｏ となって、ＰＬＬがロックする。
ときに出力周波数が高くなり、制御電圧が低いときに出
力周波数が低くなる。よって、ＶＣＯＺの出力周波数信
号ｆＶ が第８図の■の領域にあった場合には、ＶＣＯ
ＩＩへの制ｉＩｌ電圧が低いので、ＶＣＯＩＩの出力周
波数信号「９は下がり、■と■との領域の間、つまりｆ
ｖ ＝ｆｏ＋ｆｏ となって、ＰＬＬがロックする。
また、ｖＣｏｌｌの出力円ａ数信号ｆｖ が第８図の■
と■との領域にあった場合には、ｖＣＯ制御電圧が高い
ので、ＶＣＯｌ １の出力周波数信号ｆ９ は上がり、
［１１と■との領域の間、つまりｆ、 −ｆＣ＋ｆｏ
となって、ＰＬＬがロックする。
と■との領域にあった場合には、ｖＣＯ制御電圧が高い
ので、ＶＣＯｌ １の出力周波数信号ｆ９ は上がり、
［１１と■との領域の間、つまりｆ、 −ｆＣ＋ｆｏ
となって、ＰＬＬがロックする。
しかしながろ、ＶＣＯｌ １の出力周波数信号ｆ、が第
８図の■の領域にあった場合には、ＶＣＯ制御電圧が低
いので、ＶＣＯＩＩの出力周波数信号ｆｖ は下がり続
け、ＰＬＬはロックしないという欠点がある。すなわち
、ＶＣＯＩＩの出力周波数信号「、の変動またはその初
期状態によって、出力周波数信号ｆ、が「。−ｆｏ以下
となった場合、ＰＬＬループが形成されず、動作が不安
定であるという欠点を有していた。
８図の■の領域にあった場合には、ＶＣＯ制御電圧が低
いので、ＶＣＯＩＩの出力周波数信号ｆｖ は下がり続
け、ＰＬＬはロックしないという欠点がある。すなわち
、ＶＣＯＩＩの出力周波数信号「、の変動またはその初
期状態によって、出力周波数信号ｆ、が「。−ｆｏ以下
となった場合、ＰＬＬループが形成されず、動作が不安
定であるという欠点を有していた。
本発明のＰＬＬ方式オフセフ）周波数合成回路は、ｖＣ
Ｏからの出力信号を外部からのＲＦ倍信号よって周波数
変換するミキサと、このミキサからのミックスダウンし
た周波数信号と外部からのオフセット周波数信号との位
相周波数比較を行う第１の位相比較器と、ｖＣＯからの
出力周波数信号をＮ分周する分周器と、この分周器の出
力信号とＲＦ倍信号基づいて得られた基準信号との位相
周波数比較を行う第２の位相比較器と、第１の位相比較
器の出力と第２の位相比較器の出力とのうち大きい方を
選択し、ＶＣＯへ制ｉ卸信号として供給する最大１直回
路とを（脂えたことを特徴とする。
Ｏからの出力信号を外部からのＲＦ倍信号よって周波数
変換するミキサと、このミキサからのミックスダウンし
た周波数信号と外部からのオフセット周波数信号との位
相周波数比較を行う第１の位相比較器と、ｖＣＯからの
出力周波数信号をＮ分周する分周器と、この分周器の出
力信号とＲＦ倍信号基づいて得られた基準信号との位相
周波数比較を行う第２の位相比較器と、第１の位相比較
器の出力と第２の位相比較器の出力とのうち大きい方を
選択し、ＶＣＯへ制ｉ卸信号として供給する最大１直回
路とを（脂えたことを特徴とする。
これにより、第２の位［目比較器１３Ｂを設けることに
よってｖＣＯの出力周波数ｆＶ がｆ。−［。以下とな
った場合であっても、ＰＬＬループが形成されるように
なり、動作が安定する。
よってｖＣＯの出力周波数ｆＶ がｆ。−［。以下とな
った場合であっても、ＰＬＬループが形成されるように
なり、動作が安定する。
以下、第１図ないし第５図を参照して、本発明の一実施
例を説明する。
例を説明する。
第１図は本発明の第１の実施例を示すブロック図である
。第１の位相比較器１３Ａは、オフセット周波数信号ｆ
０ に対して、ｖｃｏｌｌの出力周波数信号ｆｖ をＲ
Ｆ信号入力でミックスダウンした周波数信号ｆ、の位相
の遅れに比例した電圧を出力する。すなわち、オフセッ
ト周波数信号ｆ。
。第１の位相比較器１３Ａは、オフセット周波数信号ｆ
０ に対して、ｖｃｏｌｌの出力周波数信号ｆｖ をＲ
Ｆ信号入力でミックスダウンした周波数信号ｆ、の位相
の遅れに比例した電圧を出力する。すなわち、オフセッ
ト周波数信号ｆ。
に対して、ミックスダウンした周波数信号ｆ、が低いと
きは最大電圧を出力し、ミ、ツタスダウンした周波数信
号ｆ、が高いときは、最小電圧である出力信号ＩＯを出
力する。一方、第２の位相比較器１３Ｂは、基準信号ｆ
、に対してＶＣＯ１１の出力周波数ｆ、をＮ分周器１４
て分周した出力信号の位相の遅れに比例した電圧を出力
する。すなわち、基準信号ｆ、に対して、Ｎ分周器１４
の出力信号の周波数が低いときは最大電圧を出力し、周
波数が高いときは最小電圧である出力信号２０を出力す
る。最大値回路１４は第１および第２の位相比較器１３
Ａ、１３Ｂの出力のうち、高い電圧の方を出力信号３０
として出力する。こうして希望する出力周波数（ｆｖ−
ｆｃ ＋ｆｏ ）の信号をＶＣＯＩＩは出力する。その
出力周波数ｆ７ は、制御電圧が高い時に高い周波数と
なり、制御電圧が低い時に低い周波数となる。ミキサ１
２はＲＦ倍信号、、、に基づきＶＣＯｌ １の出力周波
数信号ｆを周波数変換（ミックスダウン）する。
きは最大電圧を出力し、ミ、ツタスダウンした周波数信
号ｆ、が高いときは、最小電圧である出力信号ＩＯを出
力する。一方、第２の位相比較器１３Ｂは、基準信号ｆ
、に対してＶＣＯ１１の出力周波数ｆ、をＮ分周器１４
て分周した出力信号の位相の遅れに比例した電圧を出力
する。すなわち、基準信号ｆ、に対して、Ｎ分周器１４
の出力信号の周波数が低いときは最大電圧を出力し、周
波数が高いときは最小電圧である出力信号２０を出力す
る。最大値回路１４は第１および第２の位相比較器１３
Ａ、１３Ｂの出力のうち、高い電圧の方を出力信号３０
として出力する。こうして希望する出力周波数（ｆｖ−
ｆｃ ＋ｆｏ ）の信号をＶＣＯＩＩは出力する。その
出力周波数ｆ７ は、制御電圧が高い時に高い周波数と
なり、制御電圧が低い時に低い周波数となる。ミキサ１
２はＲＦ倍信号、、、に基づきＶＣＯｌ １の出力周波
数信号ｆを周波数変換（ミックスダウン）する。
ここで、基準信号ｆ、とＲＦ倍信号ｃ との間に次式が
成り立つことが必要である。なお、ＮはＮ分周器１４の
分周数である。
成り立つことが必要である。なお、ＮはＮ分周器１４の
分周数である。
ｆＣ＝ Ｎ ｘ ｆ。
この条件は、ＲＦ倍信号ｃ がＰＬＬ方式で作られてい
る場合には、この実施例の基準信号ｆ、をＲＦ信号ｆｃ
のＰＬＬ回路での基準信号と同一のものを用い、分周
数Ｎを適切に選ぶことにより容易：こ満たすことができ
る。
る場合には、この実施例の基準信号ｆ、をＲＦ信号ｆｃ
のＰＬＬ回路での基準信号と同一のものを用い、分周
数Ｎを適切に選ぶことにより容易：こ満たすことができ
る。
次にこの第１の実施例の動作を説明する。まず、第１の
位相比較器１３ Ａの人力信号は、オフセット周波数信
号ｆ０ と、ＶＣＯ１１の出力周波数信号ｆｖ をＲＦ
倍信号Ｃでミンクスダウンした周波数ｆ、＝ｌｆ、−ｆ
ｃ ｌである。したがって、ＶＣｏｉｌの出力周波数信
号ｆｖ を変化させた場合、ｆｃ−ｆｏ＜ｆＶ＜ｆ。＋
ｆｏ のときにはｆｌｌ〈「。となり、ｆＶ ≦ｒｃ
−ｆ０ またｆＣ＋ｆ０ ≦「９のときにはｆ。＞ｆ
ｏ となるので、ＶＣＯ１１の出力周波数ｆｖ と第１
の位（目比較器１３Ａの出力電圧ｌＯとの関係は第２図
のようになる。また、第２の位相比較器１３Ｂの人力に
は、ＶＣＯｌｌの出力周波数信号ｆ、をＮ分周した信号
および外部からの基準信号ｆ、が入力される。よってＶ
ＣＯｌｌの出力周波数ｆ、と第２の位を目比較器１３Δ
の出力電圧２０との関係は、第３図のようになる。この
ような第１および第２の位を目比較器１３Ａ、１３Ｂの
出力を、最大値回路１５に入力することによって、ＶＣ
Ｏｌｌの出力周波数信号ｆ、と最大（立回路出力３０の
関係は第４図のようになる。これにより、ＶＣＯ１１の
出力周波数ｆ、がｆｃ ＋ｆ、 となって、ＰＬＬが安
定にロックすることになる。
位相比較器１３ Ａの人力信号は、オフセット周波数信
号ｆ０ と、ＶＣＯ１１の出力周波数信号ｆｖ をＲＦ
倍信号Ｃでミンクスダウンした周波数ｆ、＝ｌｆ、−ｆ
ｃ ｌである。したがって、ＶＣｏｉｌの出力周波数信
号ｆｖ を変化させた場合、ｆｃ−ｆｏ＜ｆＶ＜ｆ。＋
ｆｏ のときにはｆｌｌ〈「。となり、ｆＶ ≦ｒｃ
−ｆ０ またｆＣ＋ｆ０ ≦「９のときにはｆ。＞ｆ
ｏ となるので、ＶＣＯ１１の出力周波数ｆｖ と第１
の位（目比較器１３Ａの出力電圧ｌＯとの関係は第２図
のようになる。また、第２の位相比較器１３Ｂの人力に
は、ＶＣＯｌｌの出力周波数信号ｆ、をＮ分周した信号
および外部からの基準信号ｆ、が入力される。よってＶ
ＣＯｌｌの出力周波数ｆ、と第２の位を目比較器１３Δ
の出力電圧２０との関係は、第３図のようになる。この
ような第１および第２の位を目比較器１３Ａ、１３Ｂの
出力を、最大値回路１５に入力することによって、ＶＣ
Ｏｌｌの出力周波数信号ｆ、と最大（立回路出力３０の
関係は第４図のようになる。これにより、ＶＣＯ１１の
出力周波数ｆ、がｆｃ ＋ｆ、 となって、ＰＬＬが安
定にロックすることになる。
第５図は本発明の第２の実施例を示すブロック図であり
、第１図に示した第１の実施例と同一部分には、同一符
号を付し説明を省略する。この第２の実施例は第２の分
周器１６を設け、基準信号ｆ、の代わりにＲＦ倍信号ｃ
をＮ分周した基準信号を用いるものである。すなわち
、第２の位相比較器１３Ｂの人力には、ＶＣＯＩＩの出
力周波数信号「、をＮ分周した信号およびＲＦ倍信号。
、第１図に示した第１の実施例と同一部分には、同一符
号を付し説明を省略する。この第２の実施例は第２の分
周器１６を設け、基準信号ｆ、の代わりにＲＦ倍信号ｃ
をＮ分周した基準信号を用いるものである。すなわち
、第２の位相比較器１３Ｂの人力には、ＶＣＯＩＩの出
力周波数信号「、をＮ分周した信号およびＲＦ倍信号。
をＮ分周した信号が加えられるので、ＶＣＯＩＩの出力
周波数信号「、と第２の位相比較器１３Ｂの出力信号２
０との関係は第１の実施例の場合と同様に第３図のよう
になる。このような構成とすることにより、第１および
第２の分周器１４．１６の分周ＩＮを適切な値とすれば
、第２の位相比較器１３Ｂには低速なものが使用できる
。
周波数信号「、と第２の位相比較器１３Ｂの出力信号２
０との関係は第１の実施例の場合と同様に第３図のよう
になる。このような構成とすることにより、第１および
第２の分周器１４．１６の分周ＩＮを適切な値とすれば
、第２の位相比較器１３Ｂには低速なものが使用できる
。
以上述べたように本発明によれば、電圧制御発振器の出
力周波数が低い状態となった場合であっても、ＰＬＬル
ープが形成されるので、安定したＰＬＬが行える。また
、第２の位相比較器にはＲＦ倍信号ＶＣ○信号をＮ分周
した信号が入力されるので、低い周波数で動作する位相
比較器が使用できる。
力周波数が低い状態となった場合であっても、ＰＬＬル
ープが形成されるので、安定したＰＬＬが行える。また
、第２の位相比較器にはＲＦ倍信号ＶＣ○信号をＮ分周
した信号が入力されるので、低い周波数で動作する位相
比較器が使用できる。
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１の位相比較器の出力信号と電圧制御発振器の出
力信号との関係を示す特性図、第３図は第２の位相比較
器の出力信号と電圧制御発振器の出力信号との関係を示
す特性図、第４図は最大値回路の出力信号と電圧制御発
振器の出力信号との関係を示す特性図、第５図は本発明
の第２の実施例を示すブロック図、第６図は従来例を示
すブロック図、第７図および第８図は従来例の動作を説
明するだめの特性図である。 １・・・・・・電圧制御発振器、１２・・・・・・ミキ
サ、３Ａ・・・・・・第１の位相比較器、 ３Ｂ・・・・・・第２の位相比較器、 ４・・・・・・第１のＮ分周器、 ５・・・・・・最大）立回路、 ６・・・・・・第２のＮ分周器。 出 願 人 日本電気株式会社 代 理 人 弁理士 山内梅雄 地１ 図 秦２図 晃３図 晃４図 島５０
図は第１の位相比較器の出力信号と電圧制御発振器の出
力信号との関係を示す特性図、第３図は第２の位相比較
器の出力信号と電圧制御発振器の出力信号との関係を示
す特性図、第４図は最大値回路の出力信号と電圧制御発
振器の出力信号との関係を示す特性図、第５図は本発明
の第２の実施例を示すブロック図、第６図は従来例を示
すブロック図、第７図および第８図は従来例の動作を説
明するだめの特性図である。 １・・・・・・電圧制御発振器、１２・・・・・・ミキ
サ、３Ａ・・・・・・第１の位相比較器、 ３Ｂ・・・・・・第２の位相比較器、 ４・・・・・・第１のＮ分周器、 ５・・・・・・最大）立回路、 ６・・・・・・第２のＮ分周器。 出 願 人 日本電気株式会社 代 理 人 弁理士 山内梅雄 地１ 図 秦２図 晃３図 晃４図 島５０
Claims (1)
- 【特許請求の範囲】 電圧制御発振器からの出力信号を外部からの周波数基準
信号によって周波数変換するミキサと、このミキサから
のミックスダウンした信号と外部からのオフセット周波
数信号との位相周波数比較を行う第１の位相比較器と、 前記電圧制御発振器からの出力信号をＮ分周する分周器
と、 この分周器の出力信号と前記周波数基準信号に基づいて
得られた基準信号との位相比較を行う第２の位相比較器
と、 前記第１の位相比較器の出力と前記第２の位相比較器の
出力とのうち、大きい方を選択し、前記電圧制御発振器
へ制御信号として供給する最大値回路 とを具備したことを特徴とするＰＬＬ方式オフセット周
波数合成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63224467A JPH0273722A (ja) | 1988-09-09 | 1988-09-09 | Ｐｌｌ方式オフセット周波数合成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63224467A JPH0273722A (ja) | 1988-09-09 | 1988-09-09 | Ｐｌｌ方式オフセット周波数合成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0273722A true JPH0273722A (ja) | 1990-03-13 |
Family
ID=16814249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63224467A Pending JPH0273722A (ja) | 1988-09-09 | 1988-09-09 | Ｐｌｌ方式オフセット周波数合成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0273722A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5742239A (en) * | 1980-08-28 | 1982-03-09 | Fujitsu Ltd | Phase-synchronized oscillator |
| JPS6236921A (ja) * | 1985-08-09 | 1987-02-17 | Nec Corp | Ｐｌｌ方式オフセツト周波数合成回路 |
| JPS63109609A (ja) * | 1986-10-20 | 1988-05-14 | ジーメンス・アクチエンゲゼルシヤフト | 位相調整回路 |
-
1988
- 1988-09-09 JP JP63224467A patent/JPH0273722A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5742239A (en) * | 1980-08-28 | 1982-03-09 | Fujitsu Ltd | Phase-synchronized oscillator |
| JPS6236921A (ja) * | 1985-08-09 | 1987-02-17 | Nec Corp | Ｐｌｌ方式オフセツト周波数合成回路 |
| JPS63109609A (ja) * | 1986-10-20 | 1988-05-14 | ジーメンス・アクチエンゲゼルシヤフト | 位相調整回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5259007A (en) | Phase locked loop frequency synthesizer | |
| US6198353B1 (en) | Phase locked loop having direct digital synthesizer dividers and improved phase detector | |
| US7180377B1 (en) | Method and apparatus for a hybrid phase lock loop frequency synthesizer | |
| US4720688A (en) | Frequency synthesizer | |
| US4271531A (en) | Frequency synthesizer | |
| US5831481A (en) | Phase lock loop circuit having a broad loop band and small step frequency | |
| JP3516590B2 (ja) | プレスケーラとその後に続くプログラマブルカウンタを有する周波数分割器、および対応するプレスケーラならびに周波数合成器 | |
| JPH0946225A (ja) | マイクロ波・ミリ波帯位相同期発振回路 | |
| JPH02188027A (ja) | 周波数シンセサイザ | |
| JPH0923158A (ja) | 周波数シンセサイザ | |
| JP2003510943A (ja) | 位相ロックループ周波数発生回路及びその回路を使用する受信器 | |
| JPH06268544A (ja) | 改善された合成器を利用する通信システム及び高速高分解能同調方法 | |
| US20020090917A1 (en) | Frequency synthesizer and method of generating frequency-divided signal | |
| JPH06132820A (ja) | 周波数変換回路 | |
| JPH0273722A (ja) | Ｐｌｌ方式オフセット周波数合成回路 | |
| JP3797791B2 (ja) | Ｐｌｌシンセサイザ発振器 | |
| JPH05284023A (ja) | 周波数シンセサイザ | |
| JPH0537370A (ja) | 周波数シンセサイザ | |
| JPH03171822A (ja) | 周波数シンセサイザ | |
| JPS6182536A (ja) | 周波数変換装置 | |
| JPS61135227A (ja) | フエイズロツクドル−プ発振器 | |
| JP2001527313A (ja) | 位相同期ループ周波数発生源におけるロードプルを減少させる方法と装置 | |
| JPH08223035A (ja) | Ｐｌｌ周波数シンセサイザ | |
| JPS62198222A (ja) | 周波数シンセサイザ | |
| JPS6238352Y2 (ja) |