JPH0273431A - 障害処理方式 - Google Patents
障害処理方式Info
- Publication number
- JPH0273431A JPH0273431A JP63224537A JP22453788A JPH0273431A JP H0273431 A JPH0273431 A JP H0273431A JP 63224537 A JP63224537 A JP 63224537A JP 22453788 A JP22453788 A JP 22453788A JP H0273431 A JPH0273431 A JP H0273431A
- Authority
- JP
- Japan
- Prior art keywords
- fault
- mmu
- processor
- failure
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 3
- 101100331427 Arabidopsis thaliana DGP2 gene Proteins 0.000 abstract description 6
- 238000003745 diagnosis Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000010365 information processing Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数のプロセッサならびに診断プロセッサお
よび主メモリを備える情報処理装置等において、障害の
発生に応じて診断プロセッサが障害処理を行なう方式に
関するものである。
よび主メモリを備える情報処理装置等において、障害の
発生に応じて診断プロセッサが障害処理を行なう方式に
関するものである。
か＼る情報処理装置等においては、いずれかのプロセッ
サまたは主メモリに障害を生じた場合、各々が診断プロ
セッサへこの旨を通報し、これに応じて診断プロセッサ
が障害部位の障害情報を採取し、これにより障害状況の
診断を行なうものとなっている。
サまたは主メモリに障害を生じた場合、各々が診断プロ
セッサへこの旨を通報し、これに応じて診断プロセッサ
が障害部位の障害情報を採取し、これにより障害状況の
診断を行なうものとなっている。
また、診断の結果、全般的な動作の続行が不可能であれ
ば、全体に対して動作の停止を指令し、かつ、全体の各
部位より各々の情報を採増し、これに基づいて障害処理
を行なうものとなっている。
ば、全体に対して動作の停止を指令し、かつ、全体の各
部位より各々の情報を採増し、これに基づいて障害処理
を行なうものとなっている。
しかし、複数の部位においてはソ同時に障害を生じた場
合、障害各部位の情報を顆次に採取するが、各情報には
時間的要素が含まれておらず、各部位が障害を生じた時
間的頭面が不明であシ、障害原因の解析が困難になる欠
点を生じている。
合、障害各部位の情報を顆次に採取するが、各情報には
時間的要素が含まれておらず、各部位が障害を生じた時
間的頭面が不明であシ、障害原因の解析が困難になる欠
点を生じている。
また、全体に対して動作の停止を指令した場合には、各
部位が自らの障害により停止していたのか、または、指
令に応じて停止したかの判別が不能であシ、これによっ
ても障害原因を解析することが困難となる欠点を生じて
いる。
部位が自らの障害により停止していたのか、または、指
令に応じて停止したかの判別が不能であシ、これによっ
ても障害原因を解析することが困難となる欠点を生じて
いる。
前述の課題を解決するため、本発明はつぎの手段により
構成するものとなっている。
構成するものとなっている。
すなわち、上述の障害処理を行なう方式において、初期
化時に一定値ヘセットされたうえ共通のクロックパルス
に応じて計時を行ない障害発生時に停止するタイマーと
、初期化時に一定状態ヘセットされ障害発生時に他の状
態ヘセットされるレジスタとを各プロセッサおよび主メ
モリへ各個に設け、診断プロセッサがこれら各タイマー
およびレジスタの内容を障害の発生に応じて採取し、こ
の内容に基づいて障害処理を行なうものとなっている。
化時に一定値ヘセットされたうえ共通のクロックパルス
に応じて計時を行ない障害発生時に停止するタイマーと
、初期化時に一定状態ヘセットされ障害発生時に他の状
態ヘセットされるレジスタとを各プロセッサおよび主メ
モリへ各個に設け、診断プロセッサがこれら各タイマー
およびレジスタの内容を障害の発生に応じて採取し、こ
の内容に基づいて障害処理を行なうものとなっている。
したがって、各プロセッサおよび主メモリの各タイマー
は、正常動作中である限り同一の計時値を示しておシ、
各部位毎の障害発生に応じて停止するため、これらの計
時内容を採取してチエツクすれば障害者部位の障害発生
順位が判明する。
は、正常動作中である限り同一の計時値を示しておシ、
各部位毎の障害発生に応じて停止するため、これらの計
時内容を採取してチエツクすれば障害者部位の障害発生
順位が判明する。
また、各レジスタの内容を採取して対比することにより
、自らが障害を生じたが否がソ明らかとなる。
、自らが障害を生じたが否がソ明らかとなる。
以下、実施例を示す図によって本発明の詳細な説明する
。
。
第２図は全構成のブロック図であシ、複数のプロセッサ
（以下、ＰＨ１） １ １〜１−ｎ 、 ならびに、
診断プロセッサ（以下、ＤＧＰ）２、および、主メモリ
（以下、ＭＭＵ）３がシステムパス４を介して相互に接
続されていると共に１ ビットシリアルな診断バス５に
よう同様に接続されており、正常時は、ＰＨ１０−１〜
１−ｎがシステムパス４を介してＭＭＵ ３へのデータ
アクセスを行ない、所定の情報処理を実行している。
（以下、ＰＨ１） １ １〜１−ｎ 、 ならびに、
診断プロセッサ（以下、ＤＧＰ）２、および、主メモリ
（以下、ＭＭＵ）３がシステムパス４を介して相互に接
続されていると共に１ ビットシリアルな診断バス５に
よう同様に接続されており、正常時は、ＰＨ１０−１〜
１−ｎがシステムパス４を介してＭＭＵ ３へのデータ
アクセスを行ない、所定の情報処理を実行している。
こ＼において、例えば、ＰＨ１０−２がＭＭＵ ３に対
しデータの格納中にパリティエラーが生じ、これをＭＭ
Ｕ３ が検出した場合には、この旨をＭＭＵ３がシステ
ムパス４を介してＰＨ１０−２へ報知すると共に、診断
バス５を介してＤＧＰ２へ障害発生を通報する。
しデータの格納中にパリティエラーが生じ、これをＭＭ
Ｕ３ が検出した場合には、この旨をＭＭＵ３がシステ
ムパス４を介してＰＨ１０−２へ報知すると共に、診断
バス５を介してＤＧＰ２へ障害発生を通報する。
すると、ＰＨ１０−２が障害発生を認識し、これも診断
バス５を介してＤＧＰ ２ へ障害発生を通報するも
のとなり、これに応じてｆ）ＧＰ２ が通報を受信した
順位にしたがい、ＭＭＵ３ およびＰＨ１０−２から
診断バス５を介して障害情報の採取を順次に行ない、こ
の情報に基づいて障害原因の解析を開始し、若し、全体
としての動作が不可能な場合には、各ＰＲ８１−１〜１
−ｎ およびＭＭＵ ３に対し動作の停止を指令のうえ
、更に各部位よシの障害情報採取を行ない、全般的な障
害原因の解析を行なう。
バス５を介してＤＧＰ ２ へ障害発生を通報するも
のとなり、これに応じてｆ）ＧＰ２ が通報を受信した
順位にしたがい、ＭＭＵ３ およびＰＨ１０−２から
診断バス５を介して障害情報の採取を順次に行ない、こ
の情報に基づいて障害原因の解析を開始し、若し、全体
としての動作が不可能な場合には、各ＰＲ８１−１〜１
−ｎ およびＭＭＵ ３に対し動作の停止を指令のうえ
、更に各部位よシの障害情報採取を行ない、全般的な障
害原因の解析を行なう。
たソし、各ＰＲ８１−１〜１−ｎおよびＭＭＵ ３には
、第１図に示すタイマーおよびレジスタが各個に設けて
あり、これらの内容もＤＧＰ２が採取し、各部位毎の障
害発生順位をタイマーの計時内容により求めると共に、
レジスタの内容に応じ、いずれの部位が障害を生じてい
たかを判断し、これらの状況を加味して解析を行なうた
め、障害原因の追求が容易かつ正確になると共に、速や
かとなる。
、第１図に示すタイマーおよびレジスタが各個に設けて
あり、これらの内容もＤＧＰ２が採取し、各部位毎の障
害発生順位をタイマーの計時内容により求めると共に、
レジスタの内容に応じ、いずれの部位が障害を生じてい
たかを判断し、これらの状況を加味して解析を行なうた
め、障害原因の追求が容易かつ正確になると共に、速や
かとなる。
第１図は、各ＰＲ８１−１〜１−ｎおよびＭＵ ３の各
々が備えるタイマーおよびレジスタを含むブロック図で
あシ、例えば７ビツトのレジスタを用いたタイマー（以
下、Ｔ工Ｍ）１１．７リツプフロツプ回路等を用いた１
ビツトのレジスタ（以下、Ｆ）１２、セレクタ（以下、
５ＥＬ）１３、および、カウンタ（以下、ＡＬＵ）１４
が中心部として設けてあり、初期化時には５ＥＬ１３
が初期化信号ＩＲを選択しているため、これによりＴ
ＩＭｌｌがクリアされてｒＯＯＯＯＯＯＯＪの一定値に
セットされると共ＫＳ Ｆ１２がセットされ「１」の一
定状態となる。
々が備えるタイマーおよびレジスタを含むブロック図で
あシ、例えば７ビツトのレジスタを用いたタイマー（以
下、Ｔ工Ｍ）１１．７リツプフロツプ回路等を用いた１
ビツトのレジスタ（以下、Ｆ）１２、セレクタ（以下、
５ＥＬ）１３、および、カウンタ（以下、ＡＬＵ）１４
が中心部として設けてあり、初期化時には５ＥＬ１３
が初期化信号ＩＲを選択しているため、これによりＴ
ＩＭｌｌがクリアされてｒＯＯＯＯＯＯＯＪの一定値に
セットされると共ＫＳ Ｆ１２がセットされ「１」の一
定状態となる。
ついで、動作の開始に応じて５ＥＬ１３がＡＬＵ１４の
出力を選択すると共に、各部位へ共通に供給されるクロ
ックパルスＣＬＫにしたがいＡＬＵ１４がＴＩＭｉｌ
の内容べ「１」を加算し、この値をＴＩＭｉｌ へ５
ＥＬ１３を介して与え、この動作をクロックパルスＣＬ
Ｋに応じて反復するため、ＴＩＭｌｉ の内容はクロ
ックパルス（：Ｌｌ（Ｋシたがって逐次増加し、これに
より各部位共通の計時が行なわれる。
出力を選択すると共に、各部位へ共通に供給されるクロ
ックパルスＣＬＫにしたがいＡＬＵ１４がＴＩＭｉｌ
の内容べ「１」を加算し、この値をＴＩＭｉｌ へ５
ＥＬ１３を介して与え、この動作をクロックパルスＣＬ
Ｋに応じて反復するため、ＴＩＭｌｉ の内容はクロ
ックパルス（：Ｌｌ（Ｋシたがって逐次増加し、これに
より各部位共通の計時が行なわれる。
また、ＯＲゲート１５には、内部各所からの障害発生を
示す障害信号群ＥＳが与えられており、これらの中いず
れかｙ生ずれば、ＯＲゲート１５を介してＴＩＭＩＩ
の内容更新を県止すると共に、Ｆ１２をリセットする
ため、自らの障害発生により、ＴＩＭｌｌ の計時動
作が停止すると同時に、Ｆ１２が他の状態ｒＯＪヘセッ
トされる。
示す障害信号群ＥＳが与えられており、これらの中いず
れかｙ生ずれば、ＯＲゲート１５を介してＴＩＭＩＩ
の内容更新を県止すると共に、Ｆ１２をリセットする
ため、自らの障害発生により、ＴＩＭｌｌ の計時動
作が停止すると同時に、Ｆ１２が他の状態ｒＯＪヘセッ
トされる。
ＴＩＭｌｌ 、Ｆ１２ の出力は、ＳＦ；Ｌｌ５ を
介して並直列変換器（以下、５ＦＣ）１７へ与えられて
おり、ＤＧＰ ２ からの指令に応じてｓｇｔ、１６
がこれらの出力を選択するため、ＴＩＭｌｌの７ビツト
とＦ１２の１ビツトとの各内容が８ビツトの並列データ
として５ＦＣ１７へ与えられ、と＼においてクロックパ
ルスＣＬＫと同期した直列データへ変換されたうえ、ド
ライバ（以下、Ｄ）１８を経て出力ＯＵＴへ送出され、
第２図の診断バス４を介してＤＧＰ２へ送信される。
介して並直列変換器（以下、５ＦＣ）１７へ与えられて
おり、ＤＧＰ ２ からの指令に応じてｓｇｔ、１６
がこれらの出力を選択するため、ＴＩＭｌｌの７ビツト
とＦ１２の１ビツトとの各内容が８ビツトの並列データ
として５ＦＣ１７へ与えられ、と＼においてクロックパ
ルスＣＬＫと同期した直列データへ変換されたうえ、ド
ライバ（以下、Ｄ）１８を経て出力ＯＵＴへ送出され、
第２図の診断バス４を介してＤＧＰ２へ送信される。
また、５ＥＬ１６には、内部の障害情報部ＥＤが与えら
れており、ＤＧＰ２ が必ｇＫ応じてこれらを採取する
とき、ＤＧＰ２ の指令により５ＥＬ１６が障害情報部
ＩＩＥＤを選択するため、これらが前述と同様１ｃＳＳ
ＦＣ１７およびＤ１８ を介し直列データとして診断バ
ス４へ送出される。
れており、ＤＧＰ２ が必ｇＫ応じてこれらを採取する
とき、ＤＧＰ２ の指令により５ＥＬ１６が障害情報部
ＩＩＥＤを選択するため、これらが前述と同様１ｃＳＳ
ＦＣ１７およびＤ１８ を介し直列データとして診断バ
ス４へ送出される。
したがって、ＤＧＰ２ が障害発生の通報を受信した際
、当該部位のＴＩＭｌｌ およびＦ１２の内容を各個
に採取し、ＴＩＭｌｌ の計時値をチエツクすれば、
これにより各部位の障害発生時点が求められ、各部位の
障害発生順位が判明すると共に、各部位よりの障害情報
採取により、障害原因の解析を正確に行なうことができ
る。
、当該部位のＴＩＭｌｌ およびＦ１２の内容を各個
に採取し、ＴＩＭｌｌ の計時値をチエツクすれば、
これにより各部位の障害発生時点が求められ、各部位の
障害発生順位が判明すると共に、各部位よりの障害情報
採取により、障害原因の解析を正確に行なうことができ
る。
ついで、必要に応じて他の各部位よシもＦ１２の内容を
採取し、これらの中に「０」のものがあれば１これは障
害発生の通報がないにもか＼わらず、何等かの障害発生
を示しているため、この部位より障害情報を採取し、原
因解析上の要件として用いる。
採取し、これらの中に「０」のものがあれば１これは障
害発生の通報がないにもか＼わらず、何等かの障害発生
を示しているため、この部位より障害情報を採取し、原
因解析上の要件として用いる。
゛また、ＤＧＰ２ が全体としての動作続行が不可能
と判断したときは、各ＰＲ８１−１〜１−ｎおよびＭＭ
Ｕ ３ に対して動作の停止を指令し、これらより障
害情報を採取するが、この際、Ｆ１２の内容を対比する
ことにより、いずれが自らの障害発生により動作を停止
していたか、または、指令に応じて動作を停止したかｙ
直ちに判明するため、原因の解析が正確かつ容易となる
。
と判断したときは、各ＰＲ８１−１〜１−ｎおよびＭＭ
Ｕ ３ に対して動作の停止を指令し、これらより障
害情報を採取するが、この際、Ｆ１２の内容を対比する
ことにより、いずれが自らの障害発生により動作を停止
していたか、または、指令に応じて動作を停止したかｙ
直ちに判明するため、原因の解析が正確かつ容易となる
。
なお、第１図のＴＩＭ１１〜ＡＬＵ１４等が新らたに付
加されるが、これらは高密度集積回路化技術の適用によ
り、形状および価格上に影響を与えることなく製するこ
とができる。
加されるが、これらは高密度集積回路化技術の適用によ
り、形状および価格上に影響を与えることなく製するこ
とができる。
以上の説明により明らかなとおり本発明によれば、共通
のクロックパルスに応じて計時を行ない障害発生時に停
止するタイマーと、初期化時に一定状態ヘセットされ障
害発生時に他の状態ヘセットされるレジスタとを各プロ
セッサおよび主メモリへ各個に設けたことにより、診断
プロセッサによる障害発生順位の判断、および、各部位
が自ら動作を停止したか、指令に応じて動作を停止した
かの判断が容易となシ、障害原因の解析が正確かつ速や
かと々シ、各種情報処理装置の障害処理において顕著な
効果が得られる。
のクロックパルスに応じて計時を行ない障害発生時に停
止するタイマーと、初期化時に一定状態ヘセットされ障
害発生時に他の状態ヘセットされるレジスタとを各プロ
セッサおよび主メモリへ各個に設けたことにより、診断
プロセッサによる障害発生順位の判断、および、各部位
が自ら動作を停止したか、指令に応じて動作を停止した
かの判断が容易となシ、障害原因の解析が正確かつ速や
かと々シ、各種情報処理装置の障害処理において顕著な
効果が得られる。
図は本発明の実施例を示し、第１図はタイマーおよびレ
ジスタを含むブロック図、第２図は全構成のブロック図
である。 １−１〜１−Ｈ−＊ 会・プロセッサ、２・昏・・診断
プロセッサ、３・・φφ主メモリ、４醗・０．システム
バス、５．φ０９診断バス、１１゜・・・タイマー １
２・・−・レジスタ、１３・・・・セレクタ、１４・−
・・カウンタ、１５・・・・ＯＲゲー）、ＩＲ・・・・
初期化信号、ｇｓ・・・・障害信号群、ＣＬＫ・・・・
クロックパルス。
ジスタを含むブロック図、第２図は全構成のブロック図
である。 １−１〜１−Ｈ−＊ 会・プロセッサ、２・昏・・診断
プロセッサ、３・・φφ主メモリ、４醗・０．システム
バス、５．φ０９診断バス、１１゜・・・タイマー １
２・・−・レジスタ、１３・・・・セレクタ、１４・−
・・カウンタ、１５・・・・ＯＲゲー）、ＩＲ・・・・
初期化信号、ｇｓ・・・・障害信号群、ＣＬＫ・・・・
クロックパルス。
Claims (1)
- バスを介して相互に接続された複数のプロセッサならび
に診断プロセッサおよび主メモリからなり、障害の発生
に応じて前記診断プロセッサが前記各プロセッサおよび
主メモリから障害情報を採取すると共に、状況により全
体の動作を停止させ、前記情報により障害処理を行なう
方式において、初期化時に一定値へセットされたうえ共
通のクロックパルスに応じて計時を行ない障害発生時に
停止するタイマーと、前記初期化時に一定状態へセット
され障害発生時に他の状態へセットされるレジスタとを
前記各プロセッサおよび主メモリへ各個に設け、前記診
断プロセッサが各プロセッサおよび主メモリに設けたタ
イマーおよびレジスタの内容を障害の発生に応じて採取
し、該採取した各内容に基づき障害処理を行なうことを
特徴とする障害処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63224537A JPH0273431A (ja) | 1988-09-09 | 1988-09-09 | 障害処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63224537A JPH0273431A (ja) | 1988-09-09 | 1988-09-09 | 障害処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0273431A true JPH0273431A (ja) | 1990-03-13 |
Family
ID=16815356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63224537A Pending JPH0273431A (ja) | 1988-09-09 | 1988-09-09 | 障害処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0273431A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009217435A (ja) * | 2008-03-10 | 2009-09-24 | Fujitsu Ltd | 制御方法、情報処理装置及びストレージシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57132252A (en) * | 1981-02-09 | 1982-08-16 | Hitachi Ltd | Fault discrimination system |
-
1988
- 1988-09-09 JP JP63224537A patent/JPH0273431A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57132252A (en) * | 1981-02-09 | 1982-08-16 | Hitachi Ltd | Fault discrimination system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009217435A (ja) * | 2008-03-10 | 2009-09-24 | Fujitsu Ltd | 制御方法、情報処理装置及びストレージシステム |
| JP4644720B2 (ja) * | 2008-03-10 | 2011-03-02 | 富士通株式会社 | 制御方法、情報処理装置及びストレージシステム |
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