JPH03102539A - 入出力装置の異常検出方法 - Google Patents
入出力装置の異常検出方法Info
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- JPH03102539A JPH03102539A JP1241196A JP24119689A JPH03102539A JP H03102539 A JPH03102539 A JP H03102539A JP 1241196 A JP1241196 A JP 1241196A JP 24119689 A JP24119689 A JP 24119689A JP H03102539 A JPH03102539 A JP H03102539A
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- JP
- Japan
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- route information
- output
- processing
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000000034 method Methods 0.000 title claims description 24
- 238000012545 processing Methods 0.000 claims abstract description 37
- 230000002159 abnormal effect Effects 0.000 abstract description 2
- SUBDBMMJDZJVOS-UHFFFAOYSA-N 5-methoxy-2-{[(4-methoxy-3,5-dimethylpyridin-2-yl)methyl]sulfinyl}-1H-benzimidazole Chemical compound N=1C2=CC(OC)=CC=C2NC=1S(=O)CC1=NC=C(C)C(OC)=C1C SUBDBMMJDZJVOS-UHFFFAOYSA-N 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
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- 238000012544 monitoring process Methods 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、主として、マイクロコンピュータシステムに
おけるインテリジェントＩＯＰ （入出力プロセッザ）
としての入出力装置の異常を検出する方法に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
おけるインテリジェントＩＯＰ （入出力プロセッザ）
としての入出力装置の異常を検出する方法に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
従来、マイクロコンピュータシステムにおける入出力装
置（■／０装置とも略す）の故障診断方法としては、入
出力処理の時間監視による方法と、入出力装置が検出し
た故障情報（ウオッチドッグタイマー等によるソフ１・
ウェア異常検知機能）を定周期でチェックする方法が知
られている。
置（■／０装置とも略す）の故障診断方法としては、入
出力処理の時間監視による方法と、入出力装置が検出し
た故障情報（ウオッチドッグタイマー等によるソフ１・
ウェア異常検知機能）を定周期でチェックする方法が知
られている。
近年、マイクロコンピュータの性能向上に伴い、より多
くの機能をＩ／Ｏ装置に持たせるようになった。このた
めＩ／Ｏ装置の入出力による主ＣＰＵの負荷を軽減する
ために、■／○装置内に、マイクロコンピュータを内蔵
してデータの加工、ハソファリング等の機能を持たせた
インテリジエン１−ＴＯＰ（入出力プロセノサ）が使用
されるようになって来た。このため、ＩＯＰの処理が増
加し、優先処理や並行処理が必要になってきた。このた
め■○Ｐの処理が複雑になり、ＩＯＰが実行するプログ
ラムのデッドロック等の障害が発生した場合、従来の異
常検出方法ではこれを検出できないという問題がある。 そこで本発明の課題は、上述の問題点に鑑み、Ｔ／０装
置のブＩ’−１グラムの実行動作を監視することにより
、異常を早期に検出する方法を提供することにある。
くの機能をＩ／Ｏ装置に持たせるようになった。このた
めＩ／Ｏ装置の入出力による主ＣＰＵの負荷を軽減する
ために、■／○装置内に、マイクロコンピュータを内蔵
してデータの加工、ハソファリング等の機能を持たせた
インテリジエン１−ＴＯＰ（入出力プロセノサ）が使用
されるようになって来た。このため、ＩＯＰの処理が増
加し、優先処理や並行処理が必要になってきた。このた
め■○Ｐの処理が複雑になり、ＩＯＰが実行するプログ
ラムのデッドロック等の障害が発生した場合、従来の異
常検出方法ではこれを検出できないという問題がある。 そこで本発明の課題は、上述の問題点に鑑み、Ｔ／０装
置のブＩ’−１グラムの実行動作を監視することにより
、異常を早期に検出する方法を提供することにある。
前記の課題を解決するために本発明の方法は、『主ＣＰ
Ｕ （９など）からコモンメモリ（１３など）を介して
入力した入出力処理指令に基づき、外部装置（外部入出
力装置１８など）と交信して当該の入出力処理を行い、
この処理結果を前記コモンメモリを介して前記主ＣＰＵ
に伝える入出力装置（ＩＯＰ１２など）の異常を検出す
る方法において、前記入出力装置の現在の処理状態を、
それぞれその処理単位別のビットデータで示すルー１」
青報（１９など）を前記コモンメモリ内に設け、前記主
ＣＰＵは定周期または前記入出力処理指令の出力時に、
前記ルー１〜情報のクリアを行い、前記入出力装置はそ
の処理を行いつつ、前記ルー［・情報中の該当するビッ
Ｉ・データをセットし、前記主ＣＰＵは前記の定周期ま
たは前記入出力処理結果の受信時に前記ルー１〜情報を
読取るようにＪずるものとする。
Ｕ （９など）からコモンメモリ（１３など）を介して
入力した入出力処理指令に基づき、外部装置（外部入出
力装置１８など）と交信して当該の入出力処理を行い、
この処理結果を前記コモンメモリを介して前記主ＣＰＵ
に伝える入出力装置（ＩＯＰ１２など）の異常を検出す
る方法において、前記入出力装置の現在の処理状態を、
それぞれその処理単位別のビットデータで示すルー１」
青報（１９など）を前記コモンメモリ内に設け、前記主
ＣＰＵは定周期または前記入出力処理指令の出力時に、
前記ルー１〜情報のクリアを行い、前記入出力装置はそ
の処理を行いつつ、前記ルー［・情報中の該当するビッ
Ｉ・データをセットし、前記主ＣＰＵは前記の定周期ま
たは前記入出力処理結果の受信時に前記ルー１〜情報を
読取るようにＪずるものとする。
１０Ｐのプログラムの動作を監視するために、■ＯＰ側
は各処理プロシジャ（プログラムの実行単位）の先頭ま
たは、終了ポイントを通過するときに、当該のプロシジ
ャの番号に対応したルート情報内のビッ１・をセッＩ・
ずるようにしておき、主Ｃ Ｐ Ｕは、ＴＯＰに処理を
依頼する時に，または定周期で、前記ルー１・情報をク
リアし、処理完了時または定周期で、このルート情報の
読込みを行い、ＩＯＰの処理ルー１・が正常か否かをチ
ェックし、ＩＯＰの異常を検出するようにしたものであ
る。
は各処理プロシジャ（プログラムの実行単位）の先頭ま
たは、終了ポイントを通過するときに、当該のプロシジ
ャの番号に対応したルート情報内のビッ１・をセッＩ・
ずるようにしておき、主Ｃ Ｐ Ｕは、ＴＯＰに処理を
依頼する時に，または定周期で、前記ルー１・情報をク
リアし、処理完了時または定周期で、このルート情報の
読込みを行い、ＩＯＰの処理ルー１・が正常か否かをチ
ェックし、ＩＯＰの異常を検出するようにしたものであ
る。
以下、第１図ないし第４図を参照して本発明の実施例を
詳細に説明する。 第２図は本発明の実施例の全体システムの概略回路構戒
を示す。９ぱシステム全体の演算制御を司る主ＣＰＵ，
１．０は第４図に示すような本発明に係わる制御手順を
あらかじめ格納したＲＯＭ（リードオンリメモリ）、１
１ばＣＰＵ９の作業領域等に用いられるＲＡＭ （ラン
ダムアクセスメモリ）、工２は外部入出力装置１８の制
御や入出力データの加工、演算、転送等を行うＴＯＰ
（入出力ブロセッリ・）である。主Ｃ Ｐ Ｕ９と他の
構威要素１０ないし１２とはメインバスＭＢを介して接
続されている。 第３図は第２図のｌＯＰ１．２の回路構戒を示す。 ここで、１３は主Ｃ Ｐ Ｕ９と■○Ｐｌ２とのデータ
入出力のためのコモンメモリ、１４はＭＰＵ （マイク
ロプロセッザ）、１９は前記コモンメモリ１３内にＭＰ
Ｕ１４によって書込まれるルート情報である。 １５はＭＰＵ１４の本発明に係わる制御手順を格納した
ＲＯＭ、１６はＲＡＭ、１７は外部入出力装置とデータ
の送受信を行・うＩＯインタフェースである。 ＭＰＵ１４はコモンメモリ１３を介し主Ｃ Ｐ Ｕ９
とデータの送受信をし、１０インタフェース１７を介し
外部入出力装置１日とデータの送受信を行う。 第１図は本発明の実施例のルート情報１９の構戒を示す
。ここではこのルー１・情報ｌ９ば１０Ｐ１２従ってＭ
ＰＵｌ４の処理の通過経路（ルート）上の各状態をビッ
１・“０”から“７”で表わしている。 次に第４図（ＡＬ（Ｂ）のフローチャートを参照して、
本発明の動作手順を説明する。この手順は主Ｃ Ｐ Ｕ
９がＩＯＰ１２の異常を検出する手順を示したものであ
る。そして同図（Ａ．）は主ＣＰＵ９のデータ出力処理
手順を示し、符号１０１〜１０５はそのステップを示す
。また同図（Ｂ）はＩＯＰ１２、従ってＭＰＵ１４の入
出力処理手順を示し、符号２０１〜２０７はそのステッ
プを示す。 第４図（Ａ）に示すように主Ｃ Ｐ Ｕ９はＩＯＰ１２
にデータを送信する時にＩＯＰ１２のコモンメモリ１３
内のルー１・情報１９をクリアし（１０１） 、コモン
メモリ１３に入出力処理させるべきデータを書込んだう
え、ＩＯＰ１２のＭＰＵ１４を起動してその入出力処理
（この場合、外部入出力装置１８へのデータ送信）を行
わせる（１０２）。主ＣＰＵ９はこのデクを送信後、ル
ーｉ・情報ｊ９を読込み（１０３） 、予想したルー１
・を通過したかをチェックし（１０，ｉ） 、予定ルー
ト以外のビットがセントされていれば（分岐Ｎ）、ＩＯ
Ｐ異常なのでり１・ライなどの異常処理（１０５）へ分
岐する。 他方、第４図（Ｂ）においてｌＯＰ１２側では、ＭＰＵ
１４は上述のデータを受信すると（２０１） 、外部入
出力装置１８にデータを出力する処理を行い（２０２）
、ルート情報１９中のデータ出力を示すビット“６゜
゛を七ッ１・する（２０３）。そして外部入出力装置１
８の動作完了を待ち（２０４） 、ルート情報１９にお
ける外部入出力装置１８の動作完了待ちを示すビンド４
″をセッＩ・ずる（２０５）。この後、外部入出力装置
１８の動作が完了したことを判別すると、ルーＩ・情報
１９中の該動作完了を示すビット５′′をセッ１へし（
２０６） 、外部入出力装置１８とのデータ入出力結果
をコエンメモリ１３へ書込んで主Ｃ Ｐ Ｕ９へ送信す
る（２０７）。
詳細に説明する。 第２図は本発明の実施例の全体システムの概略回路構戒
を示す。９ぱシステム全体の演算制御を司る主ＣＰＵ，
１．０は第４図に示すような本発明に係わる制御手順を
あらかじめ格納したＲＯＭ（リードオンリメモリ）、１
１ばＣＰＵ９の作業領域等に用いられるＲＡＭ （ラン
ダムアクセスメモリ）、工２は外部入出力装置１８の制
御や入出力データの加工、演算、転送等を行うＴＯＰ
（入出力ブロセッリ・）である。主Ｃ Ｐ Ｕ９と他の
構威要素１０ないし１２とはメインバスＭＢを介して接
続されている。 第３図は第２図のｌＯＰ１．２の回路構戒を示す。 ここで、１３は主Ｃ Ｐ Ｕ９と■○Ｐｌ２とのデータ
入出力のためのコモンメモリ、１４はＭＰＵ （マイク
ロプロセッザ）、１９は前記コモンメモリ１３内にＭＰ
Ｕ１４によって書込まれるルート情報である。 １５はＭＰＵ１４の本発明に係わる制御手順を格納した
ＲＯＭ、１６はＲＡＭ、１７は外部入出力装置とデータ
の送受信を行・うＩＯインタフェースである。 ＭＰＵ１４はコモンメモリ１３を介し主Ｃ Ｐ Ｕ９
とデータの送受信をし、１０インタフェース１７を介し
外部入出力装置１日とデータの送受信を行う。 第１図は本発明の実施例のルート情報１９の構戒を示す
。ここではこのルー１・情報ｌ９ば１０Ｐ１２従ってＭ
ＰＵｌ４の処理の通過経路（ルート）上の各状態をビッ
１・“０”から“７”で表わしている。 次に第４図（ＡＬ（Ｂ）のフローチャートを参照して、
本発明の動作手順を説明する。この手順は主Ｃ Ｐ Ｕ
９がＩＯＰ１２の異常を検出する手順を示したものであ
る。そして同図（Ａ．）は主ＣＰＵ９のデータ出力処理
手順を示し、符号１０１〜１０５はそのステップを示す
。また同図（Ｂ）はＩＯＰ１２、従ってＭＰＵ１４の入
出力処理手順を示し、符号２０１〜２０７はそのステッ
プを示す。 第４図（Ａ）に示すように主Ｃ Ｐ Ｕ９はＩＯＰ１２
にデータを送信する時にＩＯＰ１２のコモンメモリ１３
内のルー１・情報１９をクリアし（１０１） 、コモン
メモリ１３に入出力処理させるべきデータを書込んだう
え、ＩＯＰ１２のＭＰＵ１４を起動してその入出力処理
（この場合、外部入出力装置１８へのデータ送信）を行
わせる（１０２）。主ＣＰＵ９はこのデクを送信後、ル
ーｉ・情報ｊ９を読込み（１０３） 、予想したルー１
・を通過したかをチェックし（１０，ｉ） 、予定ルー
ト以外のビットがセントされていれば（分岐Ｎ）、ＩＯ
Ｐ異常なのでり１・ライなどの異常処理（１０５）へ分
岐する。 他方、第４図（Ｂ）においてｌＯＰ１２側では、ＭＰＵ
１４は上述のデータを受信すると（２０１） 、外部入
出力装置１８にデータを出力する処理を行い（２０２）
、ルート情報１９中のデータ出力を示すビット“６゜
゛を七ッ１・する（２０３）。そして外部入出力装置１
８の動作完了を待ち（２０４） 、ルート情報１９にお
ける外部入出力装置１８の動作完了待ちを示すビンド４
″をセッＩ・ずる（２０５）。この後、外部入出力装置
１８の動作が完了したことを判別すると、ルーＩ・情報
１９中の該動作完了を示すビット５′′をセッ１へし（
２０６） 、外部入出力装置１８とのデータ入出力結果
をコエンメモリ１３へ書込んで主Ｃ Ｐ Ｕ９へ送信す
る（２０７）。
本発明によれば、主Ｃ Ｉ） ＵがＩＯＰのルート情報
により、ＩＯＰの異常を検出するようにしたので、特別
のハードウェアを設けることなく、また丁○Ｐ異常検出
のためのプログラムを特別に用意ずる必要がない。また
ＩＯＰの処理終了後、即異常をチェックできるので早期
にＩＯＰの異常を検出できる。さらに、前記ルート情報
と共にＩＯＰ内のタスクの状態情報（セマフォ排他、Ｉ
Ｏ完了待ち、等の情報）をチェックすることにより、丁
○Ｐの処理手順エラー等のファームウエアのバグの検出
やＩＯＰの動作状態をモニタすることも可能である。
により、ＩＯＰの異常を検出するようにしたので、特別
のハードウェアを設けることなく、また丁○Ｐ異常検出
のためのプログラムを特別に用意ずる必要がない。また
ＩＯＰの処理終了後、即異常をチェックできるので早期
にＩＯＰの異常を検出できる。さらに、前記ルート情報
と共にＩＯＰ内のタスクの状態情報（セマフォ排他、Ｉ
Ｏ完了待ち、等の情報）をチェックすることにより、丁
○Ｐの処理手順エラー等のファームウエアのバグの検出
やＩＯＰの動作状態をモニタすることも可能である。
第１図は、本発明の一実施例としてのルート情報の構或
図、 第２図は、本発明の一実施例としての全体システムの概
略ブロック図、 第３図は、第２図のＩＯＰの回路構成を示すブロック図
、 第４図は本発明の一実施例としての主ＣＰＵとＪＯＰと
の間のｉｌｉｌｌ御手順を示ずフ１，Ｊ−ヂャーｉ・で
ある。 ９：主ＣＰＵ．．ＭＢ ：メインハス、１２：ＩＯＰ，
１３：コモンメモリ、１４：ＭＰＵ、１８：外部入出力
ルート十ｋ報 １９ ビ・ソト ０１２３４５６７ パラメータ異常 テータ出力 グト郎入出力東ε１会カイ乍完了 グト岬ｚま巳刀かＥ１４奮カイ乍尖ミ了待ち７ト部入出
力メ１潰≦敷常才喪出 ＴＩＭＥ ＯＶＥＲ発生 ＮＭＩ割り込み 外部割り込み １８ （外部入出力装置） 主ＣＰＵ９イ則 （Ａ） オ４図 一３２９
図、 第２図は、本発明の一実施例としての全体システムの概
略ブロック図、 第３図は、第２図のＩＯＰの回路構成を示すブロック図
、 第４図は本発明の一実施例としての主ＣＰＵとＪＯＰと
の間のｉｌｉｌｌ御手順を示ずフ１，Ｊ−ヂャーｉ・で
ある。 ９：主ＣＰＵ．．ＭＢ ：メインハス、１２：ＩＯＰ，
１３：コモンメモリ、１４：ＭＰＵ、１８：外部入出力
ルート十ｋ報 １９ ビ・ソト ０１２３４５６７ パラメータ異常 テータ出力 グト郎入出力東ε１会カイ乍完了 グト岬ｚま巳刀かＥ１４奮カイ乍尖ミ了待ち７ト部入出
力メ１潰≦敷常才喪出 ＴＩＭＥ ＯＶＥＲ発生 ＮＭＩ割り込み 外部割り込み １８ （外部入出力装置） 主ＣＰＵ９イ則 （Ａ） オ４図 一３２９
Claims (1)
- 【特許請求の範囲】 １）主ＣＰＵからコモンメモリを介して入力した入出力
処理指令に基づき、外部装置と交信して当該の入出力処
理を行い、この処理結果を前記コモンメモリを介して前
記主ＣＰＵに伝える入出力装置の異常を検出する方法に
おいて、 前記入出力装置の現在の処理状態を、それぞれその処理
単位別のビットデータで示すルート情報を前記コモンメ
モリ内に設け、 前記主ＣＰＵは定周期または前記入出力処理指令の出力
時に、前記ルート情報のクリアを行い、前記入出力装置
はその処理を行いつつ、前記ルート情報中の該当するビ
ットデータをセットし、前記主ＣＰＵは前記の定周期ま
たは前記入出力処理結果の受信時に前記ルート情報を読
取るようにしたことを特徴とする入出力装置の異常検出
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241196A JPH03102539A (ja) | 1989-09-18 | 1989-09-18 | 入出力装置の異常検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241196A JPH03102539A (ja) | 1989-09-18 | 1989-09-18 | 入出力装置の異常検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03102539A true JPH03102539A (ja) | 1991-04-26 |
Family
ID=17070638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1241196A Pending JPH03102539A (ja) | 1989-09-18 | 1989-09-18 | 入出力装置の異常検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03102539A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009245391A (ja) * | 2008-03-31 | 2009-10-22 | Fujitsu Ltd | 情報処理装置、エラー処理方法及びプログラム |
-
1989
- 1989-09-18 JP JP1241196A patent/JPH03102539A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009245391A (ja) * | 2008-03-31 | 2009-10-22 | Fujitsu Ltd | 情報処理装置、エラー処理方法及びプログラム |
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