JPH0273169A - 半導体集積回路の試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の試験装置に関し、詩に半導体
集積回路の試験に際しての測定時間や測定効率等を表示
可能とした試験装置に関する。

〔従来の技術］ 半導体集積回路を効率よ（生産するには、設備の処理能
力を適確に把握して生産投入量を決定す必要があるが、
特に半導体集積回路のウェハ状態或いは組立後における
電気的特性試験工程では、次のような情報が必要となる
。即ち、（１）半導体集積回路１個当たりの試験に要す
る時間、（２）同一製品群における歩留率、（３）複数
個同時測定（以下、並列試験と称す）における効率、（
４）同一の試験項目で設定値以上の歩留りがあった場合
に試験を省略可能とする自動試験項目削除機能による測
定（以下、削除試験と称す）における効率、である。

このため、従来では、第３図に示す装置が用いられてい
る。図において、１は試験制御回路、２はタイマ、３は
表示器である。試験制御回路１は測定される半導体集積
回路への電源供給、試験パターン供給、良否判定環一連
の測定を行うための回路を示す。タイマ２は試験制御回
路１より測定中の信号を受け、測定中にのみ時間を積算
する。

表示器３はタイマ２より積算した時間データを受けて表
示する。図示してはいないが、この他に、タイマ２に対
しては、時間のプリセット機能やリセット機能を含んで
いる。

〔発明が解決しようとする課題〕

上述した従来の測定装置では、半導体集積回路の試験時
間を蓄積し、かつこれを表示するに過ぎない。このため
、半導体集積回路の生産に必要とされる上述の各種デー
タは、表示された時間に基づいて技術者が手計算で求め
る必要があり、しかもこのデータを算出している間は技
術者が試験装置についていなければならず、データを得
ることが面倒かつ困難であるという問題がある。また、
手計算であるために誤りが生じ易くなる。

また、従来の装置では、表示される時間情報は最小桁が
秒単位であり、秒以下のデータを得るためには、同一項
目の試験回数を増す必要がある。

即ち、Ｎ回の試験を行って表示される時間をＮで除して
１個当たりの試験に要する時間の計算を行っているため
に、Ｎを増やせばその分時間を細かく算出することがで
きる。このため、試験回数の増大に伴って、試験に要す
る時間が長くなり、効率の低下をまねくことになる。

本発明は必要とされるデータを短時間にかつ正確に得る
ことを可能とした半導体集積回路の試験装置を提供する
ことを目的とする。

〔課題を解決するための手段］ 本発明の半導体集積回路の試験装置は、試験される半導
体集積回路への電源供給、試験パターン供給、良否判定
等の一連の測定を行う試験制御回路と、その試験時間を
積算する充分に細かい分解能を持つタイマと、試験され
た半導体集積回路の良否及び合計測定数を積算するカウ
ンタと、タイマとカウンタのデータに基づき逐次演算す
る演算回路と、タイマと演算回路の出力を切替えるセレ
クタと、このセレクタによって切替えられたタイマまた
は演算回路の出力値を表示する表示器を備えている。

〔作用〕

上述した構成では、表示器には試験時間のみならず、半
導体集積回路１個当たりの試験時間や各種試験における
効率等の各種データを表示でき、手計算を行わなずとも
所望のデータを得ることが可能となる。

〔実施例） 次に、本発明を図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。図
において、１は試験制御回路、２はタイマ、３は表示器
、４はカウンタ、５は演算回路、６はセレクタである。

ここで、試験制御回路１゜タイマ２１表示器３の基本的
な動作は従来と同じであり、試験制御回路１は測定され
る半導体集積回路への電源供給、試験パターン供給、良
否判定環一連の測定を行ない、タイマ２は試験制御回路
１より測定中の信号を受け、測定中にのみ時間を積算す
る。なお、表示器３はタイマ２より積算した時間データ
を受けて表示するが、後述するその他のデータをも表示
可能とされている。

なお、この他に、タイマ２に対しては、時間のプリセッ
ト機能やリセット機能を含んでいることは勿論である。

更に、前記カウンタ４は試験制御回路１より、試験され
る半導体集積回路の良品か不良品かの信号及びカウント
信号を受け、良品数、不良品数。

合計数を積算する。演算回路５は、タイマ２及びカウン
タ４より夫々半導体集積回路の計測時間及び計測数を受
け、良品となった半導体集積回路の１個当たりの試験時
間、及び並列試験や削除試験の効率を逐次演算する。セ
レクタ６はタイマ２と演算回路５のデータを夫々受け、
いずれか一方を表示器３へ送り出す。

なお、前記タイマ２による時間表示は充分に小さい値を
表示できる。即ち、従来では、その主制御であるコンピ
ュータの時計機能を使用している場合が多く、その分解
能は１秒であったが、ここでは１／１００秒程度を表示
することを可能としている。

したがって、この構成によれば、表示器３は従来通りの
単なる測定時間のみならず、半導体集積回路１個当たり
の試験時間やその効率等を表示することができる。これ
により、技術者による手討算を行なわなくとも演算デー
タの表示を可能とし、技術工程を削減して半導体集積回
路の試験乃至製造を効率良く行うことが可能となる。

第２図は本発明の第２実施例のブロック図である。この
実施例では、第１図のカウンタ４．演算回路５．セレク
タ６を試験装置全体を制御するコンピュータ７で構成し
ている。

即ち、この実施例では、第１実施例のように、試験され
る半導体集積回路の良否信号とカウント信号をテスト制
御回路１より受け、半導体集積回路の試験時間積算は試
験制御回路１より受けてタイマ２で行う。

コンピュータ７は、良否信号及びカウント信号により、
良品数、不良品数２合計数をカウントする。また、タイ
マ２より積算時間を受けて半導体集積回路１個当たりの
試験時間、並列試験や削除試験の効率計算を実行し、表
示器３へ送出する。

なお、この例では、表示器３をコンピュータ７の入出力
機器、例えばＣＲＴ等で構成してもよい。

〔発明の効果〕

以上説明したように本発明は、表示器には試験時間のみ
ならず、半導体集積回路１個当たりの試験時間や各種試
験における効率等の各種データを表示することができの
で、手計算を行わなずに半導体集積回路の生産上必要な
情報を少ない時間でかつ容易に得ることができ、技術工
数を削減し、効率的でかつ正確な情報の下で半導体集積
回路の試験及び製造を実現できる効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例のブロック図、第２図は本
発明の第２実施例のブロック図、第３図は従来の試験装
置のブロック図である。 １・・・試験制御回路、２・・・タイマ、３・・・表示
器、４・・・カウンタ、５・・・演算回路、６・・・セ
レクタ、７・・・コンピュータ。

Claims (1)

【特許請求の範囲】
1. １、試験される半導体集積回路への電源供給、試験パタ
   ーン供給、良否判定等の一連の測定を行う試験制御回路
   と、その試験時間を積算する充分に細かい分解能を持つ
   タイマと、試験された半導体集積回路の良否数及び合計
   測定数を積算するカウンタと、前記タイマとカウンタの
   データに基づき逐次演算する演算回路と、前記タイマと
   演算回路の出力を切替えるセレクタと、このセレクタに
   よって切替えられたタイマまたは演算回路の出力値を表
   示する表示器を備えることを特徴とする半導体集積回路
   の試験装置。