JPH0269021A - Ecl―cmos変換器 - Google Patents
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- 230000005669 field effect Effects 0.000 claims description 28
- 230000000694 effects Effects 0.000 abstract description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 241000167854 Bourreria succulenta Species 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 235000019693 cherries Nutrition 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はECLレベルをCMOSレベルに変換するた
めのECL−0MOS変換器に関するものである。
めのECL−0MOS変換器に関するものである。
ECL回路および0M03回路は半導体技術分野で広く
普及している。ECL (エミッタ結合論理)回路はす
べての論理ファミリのなかで最も短いスイッチング時間
を有する。そのスイッチング時間は数nsの範囲内にあ
り、また部分的にはlns以内に達している。0M03
回路においては相補性のMOSFETトランジスタが使
用される。
普及している。ECL (エミッタ結合論理)回路はす
べての論理ファミリのなかで最も短いスイッチング時間
を有する。そのスイッチング時間は数nsの範囲内にあ
り、また部分的にはlns以内に達している。0M03
回路においては相補性のMOSFETトランジスタが使
用される。
0M03回路のオーム性出力負荷は、入力抵抗が高いた
めに非常に小さい、容量性出力負荷が大きいほど、スイ
ッチング時間も長くなる。容量性出力負荷が大きいとス
イッチング時間は約Ionsおよびそれ以上のオーダー
である。
めに非常に小さい、容量性出力負荷が大きいほど、スイ
ッチング時間も長くなる。容量性出力負荷が大きいとス
イッチング時間は約Ionsおよびそれ以上のオーダー
である。
MOS回路技術とならんで、近年、特に時間臨界的かつ
コンパクトな回路に使用されるバイポーラCMOS(B
ICMOS)回路テクノロジーが開発されてきた。BI
CMOS回路の使用により、MOS回路テクノロジーか
らの利点もバイポーラ回路テクノロジーからの利点も生
ずる。たとえばCMOS回路技術による回路の特徴であ
る高い集積密度および小さい損失電力、ECLまたはバ
イポーラ回路技術による回路の特徴であるわずかなオフ
セット電圧ならびに非常に高い処理速度が、’B I
CMOS’回路テクノロジーにおける回路の使用により
得られる特徴である。”BICMOS″回路テクノロジ
ーによれば、より高い処理速度を有する回路部分をEC
L回路技術により実現し、それに対して時間臨界的な回
路部分をCMOS回路技術により実現することによって
、非常に高い動作速度が達成され得る。これら両回路ブ
ロックの間にそれぞれ高速のレベル変換器が必要で、f
)#J、ECLレベルからCMOSレベルへの変換はC
MOSレベルからECLレベルへの逆の変換よりも技術
的に困難である。
コンパクトな回路に使用されるバイポーラCMOS(B
ICMOS)回路テクノロジーが開発されてきた。BI
CMOS回路の使用により、MOS回路テクノロジーか
らの利点もバイポーラ回路テクノロジーからの利点も生
ずる。たとえばCMOS回路技術による回路の特徴であ
る高い集積密度および小さい損失電力、ECLまたはバ
イポーラ回路技術による回路の特徴であるわずかなオフ
セット電圧ならびに非常に高い処理速度が、’B I
CMOS’回路テクノロジーにおける回路の使用により
得られる特徴である。”BICMOS″回路テクノロジ
ーによれば、より高い処理速度を有する回路部分をEC
L回路技術により実現し、それに対して時間臨界的な回
路部分をCMOS回路技術により実現することによって
、非常に高い動作速度が達成され得る。これら両回路ブ
ロックの間にそれぞれ高速のレベル変換器が必要で、f
)#J、ECLレベルからCMOSレベルへの変換はC
MOSレベルからECLレベルへの逆の変換よりも技術
的に困難である。
第2図には、ECLレベルを中間レベルに増幅するため
に、まず第一にバイポーラ差動増幅器が利用される公知
のECL−0MOS変換器が示されている。このレベル
は1つまたはそれ以上のコレクタ抵抗の選定により設定
される。その後のCMOSレベルへの増幅は0M03回
路により行われる。そのためにCMOS差動増幅器もC
MOSインバータも使用することができる。その際に必
要なレベルマツチングはエミッタホロワ−レベルシック
により達成され、このことはさらに電力を消費する。第
2図に示されている回路は、電圧増幅器として作用する
バイポーラ非対称差動増幅器と、エミッタホロワ(レベ
ルシフタとも呼ばれる)の後続の段と、CMOS出力段
とから成っている。
に、まず第一にバイポーラ差動増幅器が利用される公知
のECL−0MOS変換器が示されている。このレベル
は1つまたはそれ以上のコレクタ抵抗の選定により設定
される。その後のCMOSレベルへの増幅は0M03回
路により行われる。そのためにCMOS差動増幅器もC
MOSインバータも使用することができる。その際に必
要なレベルマツチングはエミッタホロワ−レベルシック
により達成され、このことはさらに電力を消費する。第
2図に示されている回路は、電圧増幅器として作用する
バイポーラ非対称差動増幅器と、エミッタホロワ(レベ
ルシフタとも呼ばれる)の後続の段と、CMOS出力段
とから成っている。
すなわち第2図中に示されている公知のECL−0MO
S変換器は、後段に接続されているエミッタホロワLV
S (レベルシックとも呼ばれる)および終段のCMO
S増幅器C■を有するバイポーラ差動増幅器DIFFを
含んでいる。バイポーラ差動増幅器もCMOS増幅器も
電圧増幅器として接続されており、従っていずれも高抵
抗入力および低抵抗出力を有する。バイポーラ差動増幅
器DIFFは2つのバイポーラnpnトランジスタT1
、T2ならびにコレクタ抵抗Rcを含んでおり、コレク
タ抵抗R0を介して後段のエミッタホロワLVSに対す
る非対称な結合が行われている。第1および第2のバイ
ポーラnpnトランジスタT1およびT2の各ベース端
子は差動増幅器の入力端已1.E2を形成し、上記の両
トランジスタの両エミッタ端子は電流源11を介して第
1の供給電圧Vvt(たとえば−4,5V)と接続され
ている。
S変換器は、後段に接続されているエミッタホロワLV
S (レベルシックとも呼ばれる)および終段のCMO
S増幅器C■を有するバイポーラ差動増幅器DIFFを
含んでいる。バイポーラ差動増幅器もCMOS増幅器も
電圧増幅器として接続されており、従っていずれも高抵
抗入力および低抵抗出力を有する。バイポーラ差動増幅
器DIFFは2つのバイポーラnpnトランジスタT1
、T2ならびにコレクタ抵抗Rcを含んでおり、コレク
タ抵抗R0を介して後段のエミッタホロワLVSに対す
る非対称な結合が行われている。第1および第2のバイ
ポーラnpnトランジスタT1およびT2の各ベース端
子は差動増幅器の入力端已1.E2を形成し、上記の両
トランジスタの両エミッタ端子は電流源11を介して第
1の供給電圧Vvt(たとえば−4,5V)と接続され
ている。
第1のバイポーラnpnトランジスタT1のコレクタ出
力端子はコレクタ抵抗Rcを介して、また第2のバイポ
ーラnpnトランジスタT2のコレクタ端子は直接に第
2の供給電圧Vcc(たとえばQV)と接続されている
。バイポーラ差動増幅器の入力端に、ECLスパンに相
当する約200mVのスパン1(1が与えられる。コレ
クタ抵抗Rcを介して、続いて約+1.5VのスパンH
2が測定され得る。このスパンH2は後段のエミッタホ
ロワのなかで1.7 Vだけ下げられた1、5vの中間
スパンH3に変換される。エミッタホロワは、第2図に
よれば、バイポーラnpnトランジスタT3から成って
おり、そのエミッタ端子にはダイオードD1がその工種
で接続されている。ここでは第3のバイポーラnpnト
ランジスタT3のコレクタ端子は第2の供給電圧Vcc
(たとえばOV)と、またそのベース端子は差動増幅器
DIFFの第1のバイポーラnpnトランジスタT1と
接続されている。測定された中間スパンH3はダイオー
ドD1の負極端子と第3のnpn トランジスタT3の
コレクタ端子との間から取り出し可能である。
力端子はコレクタ抵抗Rcを介して、また第2のバイポ
ーラnpnトランジスタT2のコレクタ端子は直接に第
2の供給電圧Vcc(たとえばQV)と接続されている
。バイポーラ差動増幅器の入力端に、ECLスパンに相
当する約200mVのスパン1(1が与えられる。コレ
クタ抵抗Rcを介して、続いて約+1.5VのスパンH
2が測定され得る。このスパンH2は後段のエミッタホ
ロワのなかで1.7 Vだけ下げられた1、5vの中間
スパンH3に変換される。エミッタホロワは、第2図に
よれば、バイポーラnpnトランジスタT3から成って
おり、そのエミッタ端子にはダイオードD1がその工種
で接続されている。ここでは第3のバイポーラnpnト
ランジスタT3のコレクタ端子は第2の供給電圧Vcc
(たとえばOV)と、またそのベース端子は差動増幅器
DIFFの第1のバイポーラnpnトランジスタT1と
接続されている。測定された中間スパンH3はダイオー
ドD1の負極端子と第3のnpn トランジスタT3の
コレクタ端子との間から取り出し可能である。
さらにダイオードDIの負極側には第2の電流源■2が
接続されており、その第2の端子は第1の供給電圧Vc
x(たとえば−4,5V)と接続されている。ECL−
CMOS変換器の出力段として、Pチャネル−エンハン
スメント形MOSFETP1およびnチャネル−エンハ
ンスメント形MOSFET Nlから構成されている
CMOS増幅器C■が設けられている。pチャネルMO
SFET PIの第1の端子は第2の供給電圧VCC
と、またnチャネルMOSFET Nlの第1の端子
は第1の供給電圧■。と接続されている。pおよびnチ
ャネルMOSFET PI、N1のゲート端子は共通
にCMOS増幅器の入力端を形成しており、またエミッ
タホロワLVSのダイオードD1の負極側と接続されて
いる。CMOS増幅器の出力端はPおよびnチャネルM
OSFET PI、Nlの画筆2の端子により形成さ
れ、ここで+4゜5vのスパンH4が取り出され得る。
接続されており、その第2の端子は第1の供給電圧Vc
x(たとえば−4,5V)と接続されている。ECL−
CMOS変換器の出力段として、Pチャネル−エンハン
スメント形MOSFETP1およびnチャネル−エンハ
ンスメント形MOSFET Nlから構成されている
CMOS増幅器C■が設けられている。pチャネルMO
SFET PIの第1の端子は第2の供給電圧VCC
と、またnチャネルMOSFET Nlの第1の端子
は第1の供給電圧■。と接続されている。pおよびnチ
ャネルMOSFET PI、N1のゲート端子は共通
にCMOS増幅器の入力端を形成しており、またエミッ
タホロワLVSのダイオードD1の負極側と接続されて
いる。CMOS増幅器の出力端はPおよびnチャネルM
OSFET PI、Nlの画筆2の端子により形成さ
れ、ここで+4゜5vのスパンH4が取り出され得る。
CMOS増幅器の入力端におけるスイッチングしきいは
ここでは、前述のように、はぼ再供給電圧VCCおよび
voの間の中央、すなわち約−2,25V(Vccを基
準にして)に位置している。温度および作動電圧変動に
基づいて、エミッタホロワの出力端におけるレベル(V
ceを基準にして)は、もはや中間スパンH3が約−2
,25V (V、、ヲ基tllニLテ)のCMOS増幅
器に対するスイッチングしきいの上下に対称に位置しな
いように強く影響され得る。
ここでは、前述のように、はぼ再供給電圧VCCおよび
voの間の中央、すなわち約−2,25V(Vccを基
準にして)に位置している。温度および作動電圧変動に
基づいて、エミッタホロワの出力端におけるレベル(V
ceを基準にして)は、もはや中間スパンH3が約−2
,25V (V、、ヲ基tllニLテ)のCMOS増幅
器に対するスイッチングしきいの上下に対称に位置しな
いように強く影響され得る。
文献、たとえばIEEE l5SCC,1986年、
第212〜213頁、スタティックRAM。
第212〜213頁、スタティックRAM。
THPM las: 13ns1500mW 64
Kb ECL RAM”、オグウエカツオ他、日立
デバイス開発センター、東京(日本)により、別のEC
L−0MOS変換器も知られている。上記文献の第3図
には、対称差動増幅器、レベルシフタおよびCMOS出
力段から成るECL−CMOS変換器が記載されている
。ECLレベルはここで−0,9■ないし−1,7Vの
間を変動し、またECL−0MOS変換器によりOない
し−5,2VのMOSレベルに変換される。
Kb ECL RAM”、オグウエカツオ他、日立
デバイス開発センター、東京(日本)により、別のEC
L−0MOS変換器も知られている。上記文献の第3図
には、対称差動増幅器、レベルシフタおよびCMOS出
力段から成るECL−CMOS変換器が記載されている
。ECLレベルはここで−0,9■ないし−1,7Vの
間を変動し、またECL−0MOS変換器によりOない
し−5,2VのMOSレベルに変換される。
ECL−CMOS変換器において出力段にCMOSイン
バータ段が使用されると、温度および作動電圧変動が非
常に強く作用する。なぜならば、バイポーラ差動増幅器
からのレベルは正の供給電圧を基準にしており、他方に
おいてCMOS増幅器のしきいは常に再供給電圧の間の
中央(約−25V)に位置しているからである。
バータ段が使用されると、温度および作動電圧変動が非
常に強く作用する。なぜならば、バイポーラ差動増幅器
からのレベルは正の供給電圧を基準にしており、他方に
おいてCMOS増幅器のしきいは常に再供給電圧の間の
中央(約−25V)に位置しているからである。
本発明の課題は、できるかぎり短い処理時間でECLレ
ベルをCMOSレベルに変換可能であり、また温度およ
び作動電圧変動による影響ができるかぎりわずかである
ECL−CMOS変換器を提供することである。
ベルをCMOSレベルに変換可能であり、また温度およ
び作動電圧変動による影響ができるかぎりわずかである
ECL−CMOS変換器を提供することである。
この課題を解決するため、本発明の変換器においては、
電圧/電流変換器および電流/電圧変換器を含み、電流
/電圧変換器が電圧/電流変換器と直列に接続され、・
電圧/電流変換器の第1および第2の入力端がECL−
0MOS変換器の第1および第2の入力端を成し、電流
/電圧変換器(W2)の出力端がECL−CMOS変換
器の出力端となっている。
電圧/電流変換器および電流/電圧変換器を含み、電流
/電圧変換器が電圧/電流変換器と直列に接続され、・
電圧/電流変換器の第1および第2の入力端がECL−
0MOS変換器の第1および第2の入力端を成し、電流
/電圧変換器(W2)の出力端がECL−CMOS変換
器の出力端となっている。
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
細に説明する。
第1図には、温度および作動電圧変動にほぼ無関係にE
CLレベルをCMOSレベルに変換し得る本発明による
ECL−0MOS変換器が示されている。
CLレベルをCMOSレベルに変換し得る本発明による
ECL−0MOS変換器が示されている。
このECL−CMOS変換器は電圧/電流変換器Wlお
よび電流/電圧変換器W2を含んでおり、電流/電圧変
換器W2は電圧/電流変換器W1に直列と接続されてい
る。その結果、電圧/電流変換器Wlに対する高抵抗人
力El’およびE2’ならびに電流/電圧変換器W2に
対する低抵抗人力E3′、ならびに電圧/電流変換器W
1に対する高抵抗出力At’および電流/電圧変換器W
2に対する低抵抗出力A2’が得られる。電流/電圧変
換器W2への電圧/電流変換器W1の意図的なミスマツ
チングは、プロシーディング、オブ、アイ、イー、イー
、イー (Proc、IEEE)のイー、エム、チェリ
ー(E、M、Cherry)の論文“広帯域トランジス
タ負帰還増幅器(The design ofwjde
−band transistor feedback
a+wplifters) ”のなかで“ミスマツチ
された増幅器”の原理のもとに既に古くから知られてい
る。しかし、この原理はこれまで、バイポーラ増幅器に
おいて広い帯域幅を達成するために利用された(これに
ついてはアール9 ライマン(R,Rei+*ann)
、エイチ、エム。
よび電流/電圧変換器W2を含んでおり、電流/電圧変
換器W2は電圧/電流変換器W1に直列と接続されてい
る。その結果、電圧/電流変換器Wlに対する高抵抗人
力El’およびE2’ならびに電流/電圧変換器W2に
対する低抵抗人力E3′、ならびに電圧/電流変換器W
1に対する高抵抗出力At’および電流/電圧変換器W
2に対する低抵抗出力A2’が得られる。電流/電圧変
換器W2への電圧/電流変換器W1の意図的なミスマツ
チングは、プロシーディング、オブ、アイ、イー、イー
、イー (Proc、IEEE)のイー、エム、チェリ
ー(E、M、Cherry)の論文“広帯域トランジス
タ負帰還増幅器(The design ofwjde
−band transistor feedback
a+wplifters) ”のなかで“ミスマツチ
された増幅器”の原理のもとに既に古くから知られてい
る。しかし、この原理はこれまで、バイポーラ増幅器に
おいて広い帯域幅を達成するために利用された(これに
ついてはアール9 ライマン(R,Rei+*ann)
、エイチ、エム。
ライン(HlM、Re1n) : ″光ファイバ受信
器用の4Gb / s制限増幅器(4Gb/s Lis
tting Amplifierror 0ptica
l−Ftber Receivers)″、l5SCC
技術論文ダイジェスト、1987年2月、第172頁を
参照)が、それは本発明にょるECL −CMOS変換
器では、”B[MOS″回路におけるパラメータ変動、
温度変動および供給電圧変動を補償するために利用され
る。
器用の4Gb / s制限増幅器(4Gb/s Lis
tting Amplifierror 0ptica
l−Ftber Receivers)″、l5SCC
技術論文ダイジェスト、1987年2月、第172頁を
参照)が、それは本発明にょるECL −CMOS変換
器では、”B[MOS″回路におけるパラメータ変動、
温度変動および供給電圧変動を補償するために利用され
る。
詳細には、電圧/電流変換器W1は電流源It’差動増
幅器DIFF’および電流ミラー回路sp’から成って
おり、また電流/電圧変換器w2は負帰還されたCMO
Sインバータ段CMIがら構成されている。差動増幅器
DIFF’は2つのバイポーラnpnトランジスタTl
’およびT2’を含んでおり、第1の入力端El’は第
1のバイポーラnpnトランジスタTl’のベース端子
と、また第2の入力端E2’は第2のバイポーラnpn
トランジスタT2’のベース端子と接続されている。第
1および第2のバイポーラn p n、 トランジスタ
Tl’およびT2’のエミッタ端子は共通に電流源11
’を介して第1の供給電圧v0と接続されており、電流
源【1′はMOS電界効果トランジスタにより構成され
、また第1の供給電圧■、は通常−4,5■にある。第
1の供給電圧の表示およびすべての他の電圧表示はVC
Cを基準にしている。典型的な値の供給電圧Vvt=
4.5Vからずれた供給電圧でECL−CMOS変換
器を作動させることも同じく可能である一VEt−5V
の電圧からは、バイポーラトランジスタから成る電流源
の構成も可能である。第1および第2のバイポーラnp
n トランジスタTI’およびT2’のコレクタ端子は
電流ミラー回路SP′と接続されており、その際に第1
のバイポーラnpnl−ランジスタTl’のコレクタ端
子は同時に電圧/電流変換器W1の出力端Al’を成し
ている。電流ミラー回路SP’は2つのエンハンスメン
ト形pチャネルMOSFET PI’およびP2’に
より構成され、両PチャネルMOS電界効果トランジス
タP1′およびP2’のゲート端子は、第1(7)Pチ
ャネルMOS電界効果トランジスタPI’の第1の端子
と共通に、第2のバイポーラnpnトランジスタT2’
のコレクタ端子と接続されている。さらに第2のpチャ
ネルMOS電界効果トランジスタP2’の第1の端子は
第1のバイポーラnpnトランジスタTl’のコレクタ
端子と接続されている。最後に電流ミラー回路SP′は
第1および第2のPチャネルMOS電界効果トランジス
タPI’およびP2’の第2の端子を介して第2の供給
電圧Vcc(この場合OV)と接続されている。バイポ
ーラ差動段DIFF’およびそれに接続されている電流
ミラー回路SP’により、入力端El’およびE2’に
与えられているECL電圧信号が電流源!1′により定
められる電流に変換されて、電圧/電流変換器w1の出
力端A1′から取り出され得る。この電流は電流/it
圧変換器W2のなかで、抵抗R,により負帰還されたC
MOSインバータ段CMIにより出力電圧に増幅される
。電流/電圧変換器W2のCMOSインバータ段CMr
はここではnチャネル〜エンハンスメント形MOS電界
効果トランジスタNl’およびpチャネル−エンハンス
メント形MOS電界効果トランジスタP3’から形成さ
れ、nチャネルMOS電界効果トランジスタNl’の第
1の端子は第1の供給電圧v0と、またPチャネルMO
S電界効果トランジスタP3’の第1の端子は第2の供
給電圧VCCと接続されている。同時に電流/電圧変換
器W2の入力端E3’をも成しているCMOSインバー
タ段の入力端はここでは同時にnおよびpチャネルMO
S電界効果トランジスタNl’およびP3’のゲート端
子と、また負帰還抵抗R0を介してCMOSインバータ
段の出力端と接続されている。さらに、同時に電流/電
圧変換器W2の出力端A2’をも成しているCMOSイ
ンバータ段の出力端はnチャネルMOS電界効果トラン
ジスタNl’の第2の端子およびpチャネルMOS電界
効果トランジスタP3’の第2の端子と接続されている
。電圧/電流変換器W1と電流/電圧変換器W2との間
の“ミスマツチされた増幅器”の応用された原理に基づ
いて、電圧/電流変換器W1の出力端Al’または電流
/電圧変換器W2の入力端E3’における電位およびス
パンは負帰還抵抗R,を有するCMOSインバータ段C
Mrにより設定され、それによって、従来の技術によれ
ばバイポーラ差動増幅器とCMOSインバータ段との間
に従来は必要であるエミッタホロワが省略され得る。さ
らに、電流/電圧変換器W2の低抵抗入力端E3’によ
り電圧/電流変換器W1の出力端AI’における動作点
がほぼ第1の供給電圧の半分(vat/2)に安定化す
る。
幅器DIFF’および電流ミラー回路sp’から成って
おり、また電流/電圧変換器w2は負帰還されたCMO
Sインバータ段CMIがら構成されている。差動増幅器
DIFF’は2つのバイポーラnpnトランジスタTl
’およびT2’を含んでおり、第1の入力端El’は第
1のバイポーラnpnトランジスタTl’のベース端子
と、また第2の入力端E2’は第2のバイポーラnpn
トランジスタT2’のベース端子と接続されている。第
1および第2のバイポーラn p n、 トランジスタ
Tl’およびT2’のエミッタ端子は共通に電流源11
’を介して第1の供給電圧v0と接続されており、電流
源【1′はMOS電界効果トランジスタにより構成され
、また第1の供給電圧■、は通常−4,5■にある。第
1の供給電圧の表示およびすべての他の電圧表示はVC
Cを基準にしている。典型的な値の供給電圧Vvt=
4.5Vからずれた供給電圧でECL−CMOS変換
器を作動させることも同じく可能である一VEt−5V
の電圧からは、バイポーラトランジスタから成る電流源
の構成も可能である。第1および第2のバイポーラnp
n トランジスタTI’およびT2’のコレクタ端子は
電流ミラー回路SP′と接続されており、その際に第1
のバイポーラnpnl−ランジスタTl’のコレクタ端
子は同時に電圧/電流変換器W1の出力端Al’を成し
ている。電流ミラー回路SP’は2つのエンハンスメン
ト形pチャネルMOSFET PI’およびP2’に
より構成され、両PチャネルMOS電界効果トランジス
タP1′およびP2’のゲート端子は、第1(7)Pチ
ャネルMOS電界効果トランジスタPI’の第1の端子
と共通に、第2のバイポーラnpnトランジスタT2’
のコレクタ端子と接続されている。さらに第2のpチャ
ネルMOS電界効果トランジスタP2’の第1の端子は
第1のバイポーラnpnトランジスタTl’のコレクタ
端子と接続されている。最後に電流ミラー回路SP′は
第1および第2のPチャネルMOS電界効果トランジス
タPI’およびP2’の第2の端子を介して第2の供給
電圧Vcc(この場合OV)と接続されている。バイポ
ーラ差動段DIFF’およびそれに接続されている電流
ミラー回路SP’により、入力端El’およびE2’に
与えられているECL電圧信号が電流源!1′により定
められる電流に変換されて、電圧/電流変換器w1の出
力端A1′から取り出され得る。この電流は電流/it
圧変換器W2のなかで、抵抗R,により負帰還されたC
MOSインバータ段CMIにより出力電圧に増幅される
。電流/電圧変換器W2のCMOSインバータ段CMr
はここではnチャネル〜エンハンスメント形MOS電界
効果トランジスタNl’およびpチャネル−エンハンス
メント形MOS電界効果トランジスタP3’から形成さ
れ、nチャネルMOS電界効果トランジスタNl’の第
1の端子は第1の供給電圧v0と、またPチャネルMO
S電界効果トランジスタP3’の第1の端子は第2の供
給電圧VCCと接続されている。同時に電流/電圧変換
器W2の入力端E3’をも成しているCMOSインバー
タ段の入力端はここでは同時にnおよびpチャネルMO
S電界効果トランジスタNl’およびP3’のゲート端
子と、また負帰還抵抗R0を介してCMOSインバータ
段の出力端と接続されている。さらに、同時に電流/電
圧変換器W2の出力端A2’をも成しているCMOSイ
ンバータ段の出力端はnチャネルMOS電界効果トラン
ジスタNl’の第2の端子およびpチャネルMOS電界
効果トランジスタP3’の第2の端子と接続されている
。電圧/電流変換器W1と電流/電圧変換器W2との間
の“ミスマツチされた増幅器”の応用された原理に基づ
いて、電圧/電流変換器W1の出力端Al’または電流
/電圧変換器W2の入力端E3’における電位およびス
パンは負帰還抵抗R,を有するCMOSインバータ段C
Mrにより設定され、それによって、従来の技術によれ
ばバイポーラ差動増幅器とCMOSインバータ段との間
に従来は必要であるエミッタホロワが省略され得る。さ
らに、電流/電圧変換器W2の低抵抗入力端E3’によ
り電圧/電流変換器W1の出力端AI’における動作点
がほぼ第1の供給電圧の半分(vat/2)に安定化す
る。
バイポーラ差動増幅器とCMOSインバータ段との間の
レベルマツチングの問題はもはや生じない、なぜならば
、第2図によるECL−0MOS変換器と異なり、EC
L入力電圧に比例している電流の強さによりCMOSイ
ンバータ段CMrが駆動されるからである。抵抗値のば
らつきは電流源II’の相応の駆動により同じく補償さ
れる。
レベルマツチングの問題はもはや生じない、なぜならば
、第2図によるECL−0MOS変換器と異なり、EC
L入力電圧に比例している電流の強さによりCMOSイ
ンバータ段CMrが駆動されるからである。抵抗値のば
らつきは電流源II’の相応の駆動により同じく補償さ
れる。
しかし、負帰還抵抗R,による負帰還に基づいて出力端
A2’における出力スパンは約0.6■だけ第1の供給
電圧■、の下に位置する。
A2’における出力スパンは約0.6■だけ第1の供給
電圧■、の下に位置する。
本発明によるECL−0MOS変換器を設計するために
は、第1の設計段階で電流源!1′の出力すべき電流1
.が定められる。これは所望の速さ、可能な損失電力お
よび存在するチップ面積に従って行われる。これにより
、電流ミラー回路SP′のMOS電界効果トランジスタ
のチャネル幅および差動増幅器DIFF’のnpnバイ
ポーラトランジスタを定めることが可能である。第2の
設計段階で電圧/電流変換器W1の出力端Al’におけ
る内部電圧スパンU++um (たとえば±0.5■
)が定められる。続いて第3の設計段階で、以下のMO
S回路が確実に作動させられ得るように、電流/電圧変
換器W2の出力端A2’における残留電圧U11が推定
される。−例として残留電圧は約0.6■と仮定され得
る。第2および第3の設計段階から最後に負帰還抵抗R
,が RG−(lVtt/2l−lo、l l+IUnu謙)
/I。
は、第1の設計段階で電流源!1′の出力すべき電流1
.が定められる。これは所望の速さ、可能な損失電力お
よび存在するチップ面積に従って行われる。これにより
、電流ミラー回路SP′のMOS電界効果トランジスタ
のチャネル幅および差動増幅器DIFF’のnpnバイ
ポーラトランジスタを定めることが可能である。第2の
設計段階で電圧/電流変換器W1の出力端Al’におけ
る内部電圧スパンU++um (たとえば±0.5■
)が定められる。続いて第3の設計段階で、以下のMO
S回路が確実に作動させられ得るように、電流/電圧変
換器W2の出力端A2’における残留電圧U11が推定
される。−例として残留電圧は約0.6■と仮定され得
る。第2および第3の設計段階から最後に負帰還抵抗R
,が RG−(lVtt/2l−lo、l l+IUnu謙)
/I。
として計算され得る。供給電圧■0、残留電圧Ulbス
パン電圧U 11111およびMOS電界効果トランジ
スタの特性曲線領域の指定から、MOSO3出力トラン
ジスタNl上びP4’に対するチャネル幅の決定が行わ
れ得る。
パン電圧U 11111およびMOS電界効果トランジ
スタの特性曲線領域の指定から、MOSO3出力トラン
ジスタNl上びP4’に対するチャネル幅の決定が行わ
れ得る。
上述の電圧指定ではVcc”OVおよび■。=約−4,
5Vが選ばれたが、VCCおよび■。に対する他の電圧
値も考えられる。その際に重要なことは、第2の供給電
圧VCCが第1の供給電圧■。よりも大きいことである
。
5Vが選ばれたが、VCCおよび■。に対する他の電圧
値も考えられる。その際に重要なことは、第2の供給電
圧VCCが第1の供給電圧■。よりも大きいことである
。
本発明により得られる利点は特に、本発明による回路原
理によればバイポーラ段とCMOS段との間のレベルマ
ツチングの問題が全く生じないこと、。エミッタホロワ
−レベルシックがもはや全く必要とされず、従って電力
消費の低減が可能にされることにある。また本発明によ
るECL−CMosi換器のもう1つの利点は、このよ
うな回路の製造の際に生じ得る抵抗値のばらつきが補償
され、ECL−CMOS変換器の機能を阻害しないこと
にある。
理によればバイポーラ段とCMOS段との間のレベルマ
ツチングの問題が全く生じないこと、。エミッタホロワ
−レベルシックがもはや全く必要とされず、従って電力
消費の低減が可能にされることにある。また本発明によ
るECL−CMosi換器のもう1つの利点は、このよ
うな回路の製造の際に生じ得る抵抗値のばらつきが補償
され、ECL−CMOS変換器の機能を阻害しないこと
にある。
第1図は電圧/電流変換器および電流/電圧変換器から
成る本発明によるECL−CMOS変換器の一実施例の
回路図、第2図はバイポーラ差動増幅器、エミッタホロ
ワおよびCMOS増幅器を有する公知のECL−CMO
S変換器の回路図、である。 A−A2’・・・出力端 CV、CM I・=CMOSイ7バータ段D1・・・ダ
イオード DIFFSDTFF’・・・差動増幅器E1〜E3’・
・・入力端 ■1〜■2・・・電流源 LVS・・・レベルシフタ Nl5Nl’ ・・・nチャネル−エンハンスメント形
MOS F ET P1〜P3’・・・pチャネル−エンハンスメント形M
OSFET R6・・・コレクタ抵抗 Re・・・負帰還抵抗 SP’・・・電流ミラー回路 T1〜T3・・・バイポーラnpnトランジスタVCC
・・・第2の供給電圧 vE!・・・第1の供給電圧 Wl・・・電圧/電流変換器 W2・・・電流/電圧変換器
成る本発明によるECL−CMOS変換器の一実施例の
回路図、第2図はバイポーラ差動増幅器、エミッタホロ
ワおよびCMOS増幅器を有する公知のECL−CMO
S変換器の回路図、である。 A−A2’・・・出力端 CV、CM I・=CMOSイ7バータ段D1・・・ダ
イオード DIFFSDTFF’・・・差動増幅器E1〜E3’・
・・入力端 ■1〜■2・・・電流源 LVS・・・レベルシフタ Nl5Nl’ ・・・nチャネル−エンハンスメント形
MOS F ET P1〜P3’・・・pチャネル−エンハンスメント形M
OSFET R6・・・コレクタ抵抗 Re・・・負帰還抵抗 SP’・・・電流ミラー回路 T1〜T3・・・バイポーラnpnトランジスタVCC
・・・第2の供給電圧 vE!・・・第1の供給電圧 Wl・・・電圧/電流変換器 W2・・・電流/電圧変換器
Claims (1)
- 【特許請求の範囲】 1)ECLレベルをCMOSレベルに変換するためのE
CL−CMOS変換器において、電圧/電流変換器(W
1)および電流/電圧変換器(W2)を含み、電流/電
圧変換器(W2)が電圧/電流変換器(W1)と直列に
接続され、電圧/電流変換器(W1)の第1および第2
の入力端がECL−CMOS変換器の第1および第2の
入力端(E1′、E2′)を成し、電流/電圧変換器(
W2)の出力端がECL−CMOS変換器の出力端(A
2′)であることを特徴とするECL−CMOS変換器
。 2)電圧/電流変換器(W1)が電流源(I1′)、差
動段(DIFF′)および電流ミラー回路(SP′)を
含み、電圧/電流変換器(W1)の第1の入力端(E1
′)が差動段(DIFF′)の第1の入力端(E1′)
と、また電圧/電流変換器(W1)の第2の入力端(E
2′)が差動段(DIFF′)の第2の入力端(E2′
)と接続され、差動段の第3の入力端が電流源(I1′
)を介して第1の接続点(AP1)と接続され、それぞ
れ差動段(DIFF′)の第1および第2の出力端がそ
れぞれ電流ミラー回路(SP′)の第1および第2の入
力端と接続され、差動段(DIFF′)の第2の出力端
が電圧/電流変換器(W1)の出力端(A1′)を形成
し、電流ミラー回路(SP′)の第3の入力端が第2の
接続点(AP2)と接続されていることを特徴とする請
求項1記載のECL−CMOS変換器。 3)電流/電圧変換器(W2)が負帰還されたCMOS
インバータ段(CMI)を含み、電流/電圧変換器(W
2)の入力端(E3′)を形成する負帰還されたCMO
Sインバータ段の第1の入力端が負帰還要素を介してC
MOSインバータ段(CMI)の出力端と接続され、C
MOSインバータ段の出力端が電流/電圧変換器(W2
)の出力端(A2′)を形成し、CMOSインバータ段
(CMI)の第2の入力端が第3の接続点(AP3)と
、またその第3の入力端が第4の接続点(AP4)と接
続されていることを特徴とする請求項1または2記載の
ECL−CMOS変換器。 4)負帰還要素が負帰還抵抗(R_6)であることを特
徴とする請求項3記載のECL−CMOS変換器。 5)差動段(DIFF′)が2つのバイポーラnpnト
ランジスタ(T1′、T2′)を含み、第1のバイポー
ラnpnトランジスタ(T1′)のベース端子が差動段
(DIFF′)の第1の入力端を、また第2のバイポー
ラnpnトランジスタ(T2′)のベース端子が差動段
(DIFF′)の第2の入力端を形成し、第1および第
2のバイポーラnpnトランジスタ(T1′、T2′)
のエミッタ端子が電流源(I1′)を介して第1の接続
点(AP1)と接続され、第2のバイポーラnpnトラ
ンジスタ(T2′)のコレクタ端子が差動段(DIFF
′)の第1の出力端を、また第1のバイポーラnpnト
ランジスタ(T1′)のコレクタ端子が差動段(DIF
F′)の第2の出力端を形成しており、また第1の接続
点(AP1)が第1の供給電圧(V_Z_Z)と接続さ
れていることを特徴とする請求項2ないし4のIつに記
載のECL−CMOS変換器。 6)電流ミラー回路(SP′)が2つのエンハンスメン
ト形pチャネルMOS電界効果トランジスタ(P1′、
P2′)を含んみ、第1のエンハンスメント形pチャネ
ルMOS電界効果トランジスタ(P1′)の第1の端子
が電流ミラー回路(SP′)の第1の入力端を、また第
2のエンハンスメント形pチャネルMOS電界効果トラ
ンジスタ(P2′)の第1の端子が電流ミラー回路(S
P′)の第2の入力端を形成し、第1のエンハンスメン
ト形PチャネルMOS電界効果トランジスタ(P1′)
の第1の端子が第1および第2のエンハンスメント形p
チャネルMOS電界効果トランジスタ(P1′、P2′
)のゲート端子と接続され、第1および第2のエンハン
スメント形pチャネルMOS電界効果トランジスタ(P
1′、P2′)の第2の端子が電流ミラー回路(SP′
)の第3の入力端と接続され、第2の接続点(AP2)
が第2の供給電圧(V_C_C)と接続されていること
を特徴とする請求項2ないし5の1つに記載のECL−
CMOS変換器。 7)電流源(I1′)がMOS電流源として構成されて
いることを特徴とする請求項2ないし6の1つに記載の
ECL−CMOS変換器。 8)負帰還されたCMOSインバータ段(CMI)がエ
ンハンスメント形pチャネルMOS電界効果トランジス
タ(P3′)およびエンハンスメント形nチャネルMO
S電界効果トランジスタ(N1′)を含み、エンハンス
メント形PチャネルMOS電界効果トランジスタ(P3
′)の第1の端子がCMOSインバータ段(CMI)の
第2の入力端と接続され、エンハンスメント形nチャネ
ルMOS電界効果トランジスタ(N1′)の第1の端子
がCMOSインバータ段(CMI)の第3の入力端と接
続され、CMOSインバータ段(CMI)の第1の入力
端がエンハンスメント形pチャネルMOS電界効果トラ
ンジスタ(P3′)のゲート端子およびエンハンスメン
ト形nチャネルMOS電界効果トランジスタ(N1′)
のゲート端子と接続され、エンハンスメント形pチャネ
ルMOS電界効果トランジスタ(P3′)の第2の端子
およびエンハンスメント形nチャネルMOS電界効果ト
ランジスタ(N1′)の第2の端子がCMOSインバー
タ段の出力端と接続され、第3の接続点(AP3)が第
2の供給電圧(V_C_C)と、また第4の接続点(A
P4)が第1の供給電圧(V_Z_Z)と接続されてい
ることを特徴とする請求項3ないし7の1つに記載のE
CL−CMOS変換器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3825010.1 | 1988-07-22 | ||
DE3825010 | 1988-07-22 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0269021A true JPH0269021A (ja) | 1990-03-08 |
Family
ID=6359356
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1182766A Pending JPH0269021A (ja) | 1988-07-22 | 1989-07-17 | Ecl―cmos変換器 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5012137A (ja) |
EP (1) | EP0353508B1 (ja) |
JP (1) | JPH0269021A (ja) |
DE (1) | DE58908391D1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007259122A (ja) * | 2006-03-23 | 2007-10-04 | Renesas Technology Corp | 通信用半導体集積回路 |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4958132A (en) * | 1989-05-09 | 1990-09-18 | Advanced Micro Devices, Inc. | Complementary metal-oxide-semiconductor translator |
US5153465A (en) * | 1991-08-06 | 1992-10-06 | National Semiconductor Corporation | Differential, high-speed, low power ECL-to-CMOS translator |
US5202594A (en) * | 1992-02-04 | 1993-04-13 | Motorola, Inc. | Low power level converter |
US5278464A (en) * | 1992-06-02 | 1994-01-11 | Motorola, Inc. | Using delay to obtain high speed current driver circuit |
DE69231151T2 (de) * | 1992-08-26 | 2001-02-15 | Stmicroelectronics S.R.L., Agrate Brianza | Transkonduktanzstufe |
US5315179A (en) * | 1992-09-28 | 1994-05-24 | Motorola, Inc. | BICMOS level converter circuit |
EP0590818A3 (en) * | 1992-10-02 | 1994-05-11 | Nat Semiconductor Corp | Ecl-to-bicmos/cmos translator |
JP3144166B2 (ja) * | 1992-11-25 | 2001-03-12 | ソニー株式会社 | 低振幅入力レベル変換回路 |
JPH06274839A (ja) * | 1993-03-23 | 1994-09-30 | Minnesota Mining & Mfg Co <3M> | ビデオカセットレコーダ要素クリーニングカセット |
DE4321483C2 (de) * | 1993-06-28 | 1995-04-20 | Siemens Ag | Leitungstreiberschaltstufe in Stromschaltertechnik |
DE4409453A1 (de) * | 1994-03-18 | 1995-09-21 | Thomson Brandt Gmbh | BiCMOS-Pegelwandler ECL-CMOS |
US5486785A (en) * | 1994-09-30 | 1996-01-23 | Mitsubishi Semiconductor America, Inc. | CMOS level shifter with feedforward control to prevent latching in a wrong logic state |
US5578943A (en) * | 1995-01-05 | 1996-11-26 | Bell-Northern Research Ltd. | Signal transmitter and apparatus incorporating same |
EP0764952B1 (en) * | 1995-07-25 | 2003-02-05 | Texas Instruments Incorporated | An apparatus and method for a data path implemented using non-differential current mode techniques |
KR980011460A (ko) * | 1996-07-24 | 1998-04-30 | 윌리엄 이. 힐러 | 비차동 전류 모드 기법을 이용한 데이타 경로 구현 장치 및 방법 |
DE69626075T2 (de) * | 1996-07-25 | 2003-10-02 | Texas Instruments Inc., Dallas | Anordnung und Verfahren zur Ausführung eines Datenpfads mit Gebrauch von nicht differentieller Strommodustechnik |
US5966032A (en) * | 1996-09-27 | 1999-10-12 | Northern Telecom Limited | BiCMOS transceiver (driver and receiver) for gigahertz operation |
EP1164699A1 (de) * | 2000-06-14 | 2001-12-19 | Infineon Technologies AG | Schaltungsanordnung zur Umsetzung von Logikpegeln |
US7106104B2 (en) * | 2003-10-30 | 2006-09-12 | International Business Machines Corporation | Integrated line driver |
GB2425852B (en) * | 2005-05-05 | 2007-05-09 | Compxs Uk Ltd | Battery voltage regulator |
KR100682056B1 (ko) * | 2005-07-01 | 2007-02-15 | 삼성전자주식회사 | 버퍼 증폭기 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59139727A (ja) * | 1983-01-31 | 1984-08-10 | Hitachi Ltd | Cmos集積回路装置 |
JPS62154917A (ja) * | 1985-12-27 | 1987-07-09 | Hitachi Ltd | デジタル回路 |
JPS63126316A (ja) * | 1986-11-17 | 1988-05-30 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1564671A (en) * | 1978-04-12 | 1980-04-10 | Hughes Microelectronics Ltd | Comparator |
JPS5850052B2 (ja) * | 1978-05-11 | 1983-11-08 | セイコーインスツルメンツ株式会社 | インタ−フエ−ス回路 |
DE3360366D1 (en) * | 1982-02-26 | 1985-08-14 | Toshiba Kk | Mos switch circuit |
US4453095A (en) * | 1982-07-16 | 1984-06-05 | Motorola Inc. | ECL MOS Buffer circuits |
JPS5974732A (ja) * | 1982-10-22 | 1984-04-27 | Hitachi Ltd | Cmos集積回路装置 |
US4645951A (en) * | 1983-08-31 | 1987-02-24 | Hitachi, Ltd. | Semiconductor integrated circuit having a C-MOS internal logic block and an output buffer for providing ECL level signals |
JPS60105320A (ja) * | 1983-11-14 | 1985-06-10 | Nippon Telegr & Teleph Corp <Ntt> | レベル変換回路 |
JPH0773205B2 (ja) * | 1983-12-20 | 1995-08-02 | 株式会社日立製作所 | レベル変換回路 |
US4713560A (en) * | 1986-06-05 | 1987-12-15 | Fairchild Semiconductor Corporation | Switched impedance emitter coupled logic gate |
IT1201848B (it) * | 1986-10-02 | 1989-02-02 | Sgs Microelettronica Spa | Circuito di interfaccia logica ad alta stabilita' e bassa corrente di riposo |
US4800303A (en) * | 1987-05-19 | 1989-01-24 | Gazelle Microcircuits, Inc. | TTL compatible output buffer |
JPH01138813A (ja) * | 1987-11-26 | 1989-05-31 | Toshiba Corp | Ecl―cmosレベル変換回路 |
US4835487A (en) * | 1988-04-14 | 1989-05-30 | Motorola, Inc. | MOS voltage to current converter |
-
1989
- 1989-07-12 DE DE58908391T patent/DE58908391D1/de not_active Expired - Fee Related
- 1989-07-12 EP EP89112776A patent/EP0353508B1/de not_active Expired - Lifetime
- 1989-07-17 US US07/380,593 patent/US5012137A/en not_active Expired - Fee Related
- 1989-07-17 JP JP1182766A patent/JPH0269021A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59139727A (ja) * | 1983-01-31 | 1984-08-10 | Hitachi Ltd | Cmos集積回路装置 |
JPS62154917A (ja) * | 1985-12-27 | 1987-07-09 | Hitachi Ltd | デジタル回路 |
JPS63126316A (ja) * | 1986-11-17 | 1988-05-30 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007259122A (ja) * | 2006-03-23 | 2007-10-04 | Renesas Technology Corp | 通信用半導体集積回路 |
Also Published As
Publication number | Publication date |
---|---|
US5012137A (en) | 1991-04-30 |
US5012137B1 (ja) | 1992-10-27 |
EP0353508B1 (de) | 1994-09-21 |
EP0353508A2 (de) | 1990-02-07 |
DE58908391D1 (de) | 1994-10-27 |
EP0353508A3 (en) | 1990-05-16 |
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