JPH0269021A - Ｅｃｌ―ｃｍｏｓ変換器 - Google Patents

Ｅｃｌ―ｃｍｏｓ変換器

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JPH0269021A
JPH0269021A JP1182766A JP18276689A JPH0269021A JP H0269021 A JPH0269021 A JP H0269021A JP 1182766 A JP1182766 A JP 1182766A JP 18276689 A JP18276689 A JP 18276689A JP H0269021 A JPH0269021 A JP H0269021A
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Ernst Muellner
エルンスト、ミユルナー
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Siemens AG
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＥＣＬレベルをＣＭＯＳレベルに変換するた
めのＥＣＬ−０ＭＯＳ変換器に関するものである。
〔従来の技術〕
ＥＣＬ回路および０Ｍ０３回路は半導体技術分野で広く
普及している。ＥＣＬ　（エミッタ結合論理）回路はす
べての論理ファミリのなかで最も短いスイッチング時間
を有する。そのスイッチング時間は数ｎｓの範囲内にあ
り、また部分的にはｌｎｓ以内に達している。０Ｍ０３
回路においては相補性のＭＯＳＦＥＴトランジスタが使
用される。
０Ｍ０３回路のオーム性出力負荷は、入力抵抗が高いた
めに非常に小さい、容量性出力負荷が大きいほど、スイ
ッチング時間も長くなる。容量性出力負荷が大きいとス
イッチング時間は約Ｉｏｎｓおよびそれ以上のオーダー
である。
ＭＯＳ回路技術とならんで、近年、特に時間臨界的かつ
コンパクトな回路に使用されるバイポーラＣＭＯＳ（Ｂ
ＩＣＭＯＳ）回路テクノロジーが開発されてきた。ＢＩ
ＣＭＯＳ回路の使用により、ＭＯＳ回路テクノロジーか
らの利点もバイポーラ回路テクノロジーからの利点も生
ずる。たとえばＣＭＯＳ回路技術による回路の特徴であ
る高い集積密度および小さい損失電力、ＥＣＬまたはバ
イポーラ回路技術による回路の特徴であるわずかなオフ
セット電圧ならびに非常に高い処理速度が、’Ｂ　Ｉ　
ＣＭＯＳ’回路テクノロジーにおける回路の使用により
得られる特徴である。”ＢＩＣＭＯＳ″回路テクノロジ
ーによれば、より高い処理速度を有する回路部分をＥＣ
Ｌ回路技術により実現し、それに対して時間臨界的な回
路部分をＣＭＯＳ回路技術により実現することによって
、非常に高い動作速度が達成され得る。これら両回路ブ
ロックの間にそれぞれ高速のレベル変換器が必要で、ｆ
）＃Ｊ、ＥＣＬレベルからＣＭＯＳレベルへの変換はＣ
ＭＯＳレベルからＥＣＬレベルへの逆の変換よりも技術
的に困難である。
第２図には、ＥＣＬレベルを中間レベルに増幅するため
に、まず第一にバイポーラ差動増幅器が利用される公知
のＥＣＬ−０ＭＯＳ変換器が示されている。このレベル
は１つまたはそれ以上のコレクタ抵抗の選定により設定
される。その後のＣＭＯＳレベルへの増幅は０Ｍ０３回
路により行われる。そのためにＣＭＯＳ差動増幅器もＣ
ＭＯＳインバータも使用することができる。その際に必
要なレベルマツチングはエミッタホロワ−レベルシック
により達成され、このことはさらに電力を消費する。第
２図に示されている回路は、電圧増幅器として作用する
バイポーラ非対称差動増幅器と、エミッタホロワ（レベ
ルシフタとも呼ばれる）の後続の段と、ＣＭＯＳ出力段
とから成っている。
すなわち第２図中に示されている公知のＥＣＬ−０ＭＯ
Ｓ変換器は、後段に接続されているエミッタホロワＬＶ
Ｓ　（レベルシックとも呼ばれる）および終段のＣＭＯ
Ｓ増幅器Ｃ■を有するバイポーラ差動増幅器ＤＩＦＦを
含んでいる。バイポーラ差動増幅器もＣＭＯＳ増幅器も
電圧増幅器として接続されており、従っていずれも高抵
抗入力および低抵抗出力を有する。バイポーラ差動増幅
器ＤＩＦＦは２つのバイポーラｎｐｎトランジスタＴ１
、Ｔ２ならびにコレクタ抵抗Ｒｃを含んでおり、コレク
タ抵抗Ｒ０を介して後段のエミッタホロワＬＶＳに対す
る非対称な結合が行われている。第１および第２のバイ
ポーラｎｐｎトランジスタＴ１およびＴ２の各ベース端
子は差動増幅器の入力端已１．Ｅ２を形成し、上記の両
トランジスタの両エミッタ端子は電流源１１を介して第
１の供給電圧Ｖｖｔ（たとえば−４，５Ｖ）と接続され
ている。
第１のバイポーラｎｐｎトランジスタＴ１のコレクタ出
力端子はコレクタ抵抗Ｒｃを介して、また第２のバイポ
ーラｎｐｎトランジスタＴ２のコレクタ端子は直接に第
２の供給電圧Ｖｃｃ（たとえばＱＶ）と接続されている
。バイポーラ差動増幅器の入力端に、ＥＣＬスパンに相
当する約２００ｍＶのスパン１（１が与えられる。コレ
クタ抵抗Ｒｃを介して、続いて約＋１．５ＶのスパンＨ
２が測定され得る。このスパンＨ２は後段のエミッタホ
ロワのなかで１．７　Ｖだけ下げられた１、５ｖの中間
スパンＨ３に変換される。エミッタホロワは、第２図に
よれば、バイポーラｎｐｎトランジスタＴ３から成って
おり、そのエミッタ端子にはダイオードＤ１がその工種
で接続されている。ここでは第３のバイポーラｎｐｎト
ランジスタＴ３のコレクタ端子は第２の供給電圧Ｖｃｃ
（たとえばＯＶ）と、またそのベース端子は差動増幅器
ＤＩＦＦの第１のバイポーラｎｐｎトランジスタＴ１と
接続されている。測定された中間スパンＨ３はダイオー
ドＤ１の負極端子と第３のｎｐｎ　トランジスタＴ３の
コレクタ端子との間から取り出し可能である。
さらにダイオードＤＩの負極側には第２の電流源■２が
接続されており、その第２の端子は第１の供給電圧Ｖｃ
ｘ（たとえば−４，５Ｖ）と接続されている。ＥＣＬ−
ＣＭＯＳ変換器の出力段として、Ｐチャネル−エンハン
スメント形ＭＯＳＦＥＴＰ１およびｎチャネル−エンハ
ンスメント形ＭＯＳＦＥＴ　　Ｎｌから構成されている
ＣＭＯＳ増幅器Ｃ■が設けられている。ｐチャネルＭＯ
ＳＦＥＴ　　ＰＩの第１の端子は第２の供給電圧ＶＣＣ
と、またｎチャネルＭＯＳＦＥＴ　　Ｎｌの第１の端子
は第１の供給電圧■。と接続されている。ｐおよびｎチ
ャネルＭＯＳＦＥＴ　　ＰＩ、Ｎ１のゲート端子は共通
にＣＭＯＳ増幅器の入力端を形成しており、またエミッ
タホロワＬＶＳのダイオードＤ１の負極側と接続されて
いる。ＣＭＯＳ増幅器の出力端はＰおよびｎチャネルＭ
ＯＳＦＥＴ　　ＰＩ、Ｎｌの画筆２の端子により形成さ
れ、ここで＋４゜５ｖのスパンＨ４が取り出され得る。
ＣＭＯＳ増幅器の入力端におけるスイッチングしきいは
ここでは、前述のように、はぼ再供給電圧ＶＣＣおよび
ｖｏの間の中央、すなわち約−２，２５Ｖ（Ｖｃｃを基
準にして）に位置している。温度および作動電圧変動に
基づいて、エミッタホロワの出力端におけるレベル（Ｖ
ｃｅを基準にして）は、もはや中間スパンＨ３が約−２
，２５Ｖ　（Ｖ、、ヲ基ｔｌｌニＬテ）のＣＭＯＳ増幅
器に対するスイッチングしきいの上下に対称に位置しな
いように強く影響され得る。
文献、たとえばＩＥＥＥ　　ｌ５ＳＣＣ，１９８６年、
第２１２〜２１３頁、スタティックＲＡＭ。
ＴＨＰＭ　　ｌａｓ：　１３ｎｓ１５００ｍＷ　　６４
Ｋｂ　　ＥＣＬ　　ＲＡＭ”、オグウエカツオ他、日立
デバイス開発センター、東京（日本）により、別のＥＣ
Ｌ−０ＭＯＳ変換器も知られている。上記文献の第３図
には、対称差動増幅器、レベルシフタおよびＣＭＯＳ出
力段から成るＥＣＬ−ＣＭＯＳ変換器が記載されている
。ＥＣＬレベルはここで−０，９■ないし−１，７Ｖの
間を変動し、またＥＣＬ−０ＭＯＳ変換器によりＯない
し−５，２ＶのＭＯＳレベルに変換される。
ＥＣＬ−ＣＭＯＳ変換器において出力段にＣＭＯＳイン
バータ段が使用されると、温度および作動電圧変動が非
常に強く作用する。なぜならば、バイポーラ差動増幅器
からのレベルは正の供給電圧を基準にしており、他方に
おいてＣＭＯＳ増幅器のしきいは常に再供給電圧の間の
中央（約−２５Ｖ）に位置しているからである。
〔発明が解決しようとする課題〕
本発明の課題は、できるかぎり短い処理時間でＥＣＬレ
ベルをＣＭＯＳレベルに変換可能であり、また温度およ
び作動電圧変動による影響ができるかぎりわずかである
ＥＣＬ−ＣＭＯＳ変換器を提供することである。
〔課題を解決するための手段〕
この課題を解決するため、本発明の変換器においては、
電圧／電流変換器および電流／電圧変換器を含み、電流
／電圧変換器が電圧／電流変換器と直列に接続され、・
電圧／電流変換器の第１および第２の入力端がＥＣＬ−
０ＭＯＳ変換器の第１および第２の入力端を成し、電流
／電圧変換器（Ｗ２）の出力端がＥＣＬ−ＣＭＯＳ変換
器の出力端となっている。
〔実施例〕
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
第１図には、温度および作動電圧変動にほぼ無関係にＥ
ＣＬレベルをＣＭＯＳレベルに変換し得る本発明による
ＥＣＬ−０ＭＯＳ変換器が示されている。
このＥＣＬ−ＣＭＯＳ変換器は電圧／電流変換器Ｗｌお
よび電流／電圧変換器Ｗ２を含んでおり、電流／電圧変
換器Ｗ２は電圧／電流変換器Ｗ１に直列と接続されてい
る。その結果、電圧／電流変換器Ｗｌに対する高抵抗人
力Ｅｌ’およびＥ２’ならびに電流／電圧変換器Ｗ２に
対する低抵抗人力Ｅ３′、ならびに電圧／電流変換器Ｗ
１に対する高抵抗出力Ａｔ’および電流／電圧変換器Ｗ
２に対する低抵抗出力Ａ２’が得られる。電流／電圧変
換器Ｗ２への電圧／電流変換器Ｗ１の意図的なミスマツ
チングは、プロシーディング、オブ、アイ、イー、イー
、イー　（Ｐｒｏｃ、ＩＥＥＥ）のイー、エム、チェリ
ー（Ｅ、Ｍ、Ｃｈｅｒｒｙ）の論文“広帯域トランジス
タ負帰還増幅器（Ｔｈｅ　ｄｅｓｉｇｎ　ｏｆｗｊｄｅ
−ｂａｎｄ　ｔｒａｎｓｉｓｔｏｒ　ｆｅｅｄｂａｃｋ
　ａ＋ｗｐｌｉｆｔｅｒｓ）　”のなかで“ミスマツチ
された増幅器”の原理のもとに既に古くから知られてい
る。しかし、この原理はこれまで、バイポーラ増幅器に
おいて広い帯域幅を達成するために利用された（これに
ついてはアール９　ライマン（Ｒ，Ｒｅｉ＋＊ａｎｎ）
、エイチ、エム。
ライン（ＨｌＭ、Ｒｅ１ｎ）　：　　″光ファイバ受信
器用の４Ｇｂ　／　ｓ制限増幅器（４Ｇｂ／ｓ　Ｌｉｓ
ｔｔｉｎｇ　Ａｍｐｌｉｆｉｅｒｒｏｒ　０ｐｔｉｃａ
ｌ−Ｆｔｂｅｒ　Ｒｅｃｅｉｖｅｒｓ）″、ｌ５ＳＣＣ
技術論文ダイジェスト、１９８７年２月、第１７２頁を
参照）が、それは本発明にょるＥＣＬ　−ＣＭＯＳ変換
器では、”Ｂ［ＭＯＳ″回路におけるパラメータ変動、
温度変動および供給電圧変動を補償するために利用され
る。
詳細には、電圧／電流変換器Ｗ１は電流源Ｉｔ’差動増
幅器ＤＩＦＦ’および電流ミラー回路ｓｐ’から成って
おり、また電流／電圧変換器ｗ２は負帰還されたＣＭＯ
Ｓインバータ段ＣＭＩがら構成されている。差動増幅器
ＤＩＦＦ’は２つのバイポーラｎｐｎトランジスタＴｌ
’およびＴ２’を含んでおり、第１の入力端Ｅｌ’は第
１のバイポーラｎｐｎトランジスタＴｌ’のベース端子
と、また第２の入力端Ｅ２’は第２のバイポーラｎｐｎ
トランジスタＴ２’のベース端子と接続されている。第
１および第２のバイポーラｎ　ｐ　ｎ、　トランジスタ
Ｔｌ’およびＴ２’のエミッタ端子は共通に電流源１１
’を介して第１の供給電圧ｖ０と接続されており、電流
源【１′はＭＯＳ電界効果トランジスタにより構成され
、また第１の供給電圧■、は通常−４，５■にある。第
１の供給電圧の表示およびすべての他の電圧表示はＶＣ
Ｃを基準にしている。典型的な値の供給電圧Ｖｖｔ＝　
　４．５Ｖからずれた供給電圧でＥＣＬ−ＣＭＯＳ変換
器を作動させることも同じく可能である一ＶＥｔ−５Ｖ
の電圧からは、バイポーラトランジスタから成る電流源
の構成も可能である。第１および第２のバイポーラｎｐ
ｎ　トランジスタＴＩ’およびＴ２’のコレクタ端子は
電流ミラー回路ＳＰ′と接続されており、その際に第１
のバイポーラｎｐｎｌ−ランジスタＴｌ’のコレクタ端
子は同時に電圧／電流変換器Ｗ１の出力端Ａｌ’を成し
ている。電流ミラー回路ＳＰ’は２つのエンハンスメン
ト形ｐチャネルＭＯＳＦＥＴ　　ＰＩ’およびＰ２’に
より構成され、両ＰチャネルＭＯＳ電界効果トランジス
タＰ１′およびＰ２’のゲート端子は、第１（７）Ｐチ
ャネルＭＯＳ電界効果トランジスタＰＩ’の第１の端子
と共通に、第２のバイポーラｎｐｎトランジスタＴ２’
のコレクタ端子と接続されている。さらに第２のｐチャ
ネルＭＯＳ電界効果トランジスタＰ２’の第１の端子は
第１のバイポーラｎｐｎトランジスタＴｌ’のコレクタ
端子と接続されている。最後に電流ミラー回路ＳＰ′は
第１および第２のＰチャネルＭＯＳ電界効果トランジス
タＰＩ’およびＰ２’の第２の端子を介して第２の供給
電圧Ｖｃｃ（この場合ＯＶ）と接続されている。バイポ
ーラ差動段ＤＩＦＦ’およびそれに接続されている電流
ミラー回路ＳＰ’により、入力端Ｅｌ’およびＥ２’に
与えられているＥＣＬ電圧信号が電流源！１′により定
められる電流に変換されて、電圧／電流変換器ｗ１の出
力端Ａ１′から取り出され得る。この電流は電流／ｉｔ
圧変換器Ｗ２のなかで、抵抗Ｒ，により負帰還されたＣ
ＭＯＳインバータ段ＣＭＩにより出力電圧に増幅される
。電流／電圧変換器Ｗ２のＣＭＯＳインバータ段ＣＭｒ
はここではｎチャネル〜エンハンスメント形ＭＯＳ電界
効果トランジスタＮｌ’およびｐチャネル−エンハンス
メント形ＭＯＳ電界効果トランジスタＰ３’から形成さ
れ、ｎチャネルＭＯＳ電界効果トランジスタＮｌ’の第
１の端子は第１の供給電圧ｖ０と、またＰチャネルＭＯ
Ｓ電界効果トランジスタＰ３’の第１の端子は第２の供
給電圧ＶＣＣと接続されている。同時に電流／電圧変換
器Ｗ２の入力端Ｅ３’をも成しているＣＭＯＳインバー
タ段の入力端はここでは同時にｎおよびｐチャネルＭＯ
Ｓ電界効果トランジスタＮｌ’およびＰ３’のゲート端
子と、また負帰還抵抗Ｒ０を介してＣＭＯＳインバータ
段の出力端と接続されている。さらに、同時に電流／電
圧変換器Ｗ２の出力端Ａ２’をも成しているＣＭＯＳイ
ンバータ段の出力端はｎチャネルＭＯＳ電界効果トラン
ジスタＮｌ’の第２の端子およびｐチャネルＭＯＳ電界
効果トランジスタＰ３’の第２の端子と接続されている
。電圧／電流変換器Ｗ１と電流／電圧変換器Ｗ２との間
の“ミスマツチされた増幅器”の応用された原理に基づ
いて、電圧／電流変換器Ｗ１の出力端Ａｌ’または電流
／電圧変換器Ｗ２の入力端Ｅ３’における電位およびス
パンは負帰還抵抗Ｒ，を有するＣＭＯＳインバータ段Ｃ
Ｍｒにより設定され、それによって、従来の技術によれ
ばバイポーラ差動増幅器とＣＭＯＳインバータ段との間
に従来は必要であるエミッタホロワが省略され得る。さ
らに、電流／電圧変換器Ｗ２の低抵抗入力端Ｅ３’によ
り電圧／電流変換器Ｗ１の出力端ＡＩ’における動作点
がほぼ第１の供給電圧の半分（ｖａｔ／２）に安定化す
る。
バイポーラ差動増幅器とＣＭＯＳインバータ段との間の
レベルマツチングの問題はもはや生じない、なぜならば
、第２図によるＥＣＬ−０ＭＯＳ変換器と異なり、ＥＣ
Ｌ入力電圧に比例している電流の強さによりＣＭＯＳイ
ンバータ段ＣＭｒが駆動されるからである。抵抗値のば
らつきは電流源ＩＩ’の相応の駆動により同じく補償さ
れる。
しかし、負帰還抵抗Ｒ，による負帰還に基づいて出力端
Ａ２’における出力スパンは約０．６■だけ第１の供給
電圧■、の下に位置する。
本発明によるＥＣＬ−０ＭＯＳ変換器を設計するために
は、第１の設計段階で電流源！１′の出力すべき電流１
．が定められる。これは所望の速さ、可能な損失電力お
よび存在するチップ面積に従って行われる。これにより
、電流ミラー回路ＳＰ′のＭＯＳ電界効果トランジスタ
のチャネル幅および差動増幅器ＤＩＦＦ’のｎｐｎバイ
ポーラトランジスタを定めることが可能である。第２の
設計段階で電圧／電流変換器Ｗ１の出力端Ａｌ’におけ
る内部電圧スパンＵ＋＋ｕｍ　　（たとえば±０．５■
）が定められる。続いて第３の設計段階で、以下のＭＯ
Ｓ回路が確実に作動させられ得るように、電流／電圧変
換器Ｗ２の出力端Ａ２’における残留電圧Ｕ１１が推定
される。−例として残留電圧は約０．６■と仮定され得
る。第２および第３の設計段階から最後に負帰還抵抗Ｒ
，が ＲＧ−（ｌＶｔｔ／２ｌ−ｌｏ、ｌ　ｌ＋ＩＵｎｕ謙）
／Ｉ。
として計算され得る。供給電圧■０、残留電圧Ｕｌｂス
パン電圧Ｕ　１１１１１およびＭＯＳ電界効果トランジ
スタの特性曲線領域の指定から、ＭＯＳＯ３出力トラン
ジスタＮｌ上びＰ４’に対するチャネル幅の決定が行わ
れ得る。
上述の電圧指定ではＶｃｃ”ＯＶおよび■。＝約−４，
５Ｖが選ばれたが、ＶＣＣおよび■。に対する他の電圧
値も考えられる。その際に重要なことは、第２の供給電
圧ＶＣＣが第１の供給電圧■。よりも大きいことである
。
〔発明の効果〕
本発明により得られる利点は特に、本発明による回路原
理によればバイポーラ段とＣＭＯＳ段との間のレベルマ
ツチングの問題が全く生じないこと、。エミッタホロワ
−レベルシックがもはや全く必要とされず、従って電力
消費の低減が可能にされることにある。また本発明によ
るＥＣＬ−ＣＭｏｓｉ換器のもう１つの利点は、このよ
うな回路の製造の際に生じ得る抵抗値のばらつきが補償
され、ＥＣＬ−ＣＭＯＳ変換器の機能を阻害しないこと
にある。
【図面の簡単な説明】
第１図は電圧／電流変換器および電流／電圧変換器から
成る本発明によるＥＣＬ−ＣＭＯＳ変換器の一実施例の
回路図、第２図はバイポーラ差動増幅器、エミッタホロ
ワおよびＣＭＯＳ増幅器を有する公知のＥＣＬ−ＣＭＯ
Ｓ変換器の回路図、である。 Ａ−Ａ２’・・・出力端 ＣＶ、ＣＭ　Ｉ・＝ＣＭＯＳイ７バータ段Ｄ１・・・ダ
イオード ＤＩＦＦＳＤＴＦＦ’・・・差動増幅器Ｅ１〜Ｅ３’・
・・入力端 ■１〜■２・・・電流源 ＬＶＳ・・・レベルシフタ Ｎｌ５Ｎｌ’　・・・ｎチャネル−エンハンスメント形
ＭＯＳ　Ｆ　ＥＴ Ｐ１〜Ｐ３’・・・ｐチャネル−エンハンスメント形Ｍ
ＯＳＦＥＴ Ｒ６・・・コレクタ抵抗 Ｒｅ・・・負帰還抵抗 ＳＰ’・・・電流ミラー回路 Ｔ１〜Ｔ３・・・バイポーラｎｐｎトランジスタＶＣＣ
・・・第２の供給電圧 ｖＥ！・・・第１の供給電圧 Ｗｌ・・・電圧／電流変換器 Ｗ２・・・電流／電圧変換器

Claims (1)

  1. 【特許請求の範囲】 １）ＥＣＬレベルをＣＭＯＳレベルに変換するためのＥ
    ＣＬ−ＣＭＯＳ変換器において、電圧／電流変換器（Ｗ
    １）および電流／電圧変換器（Ｗ２）を含み、電流／電
    圧変換器（Ｗ２）が電圧／電流変換器（Ｗ１）と直列に
    接続され、電圧／電流変換器（Ｗ１）の第１および第２
    の入力端がＥＣＬ−ＣＭＯＳ変換器の第１および第２の
    入力端（Ｅ１′、Ｅ２′）を成し、電流／電圧変換器（
    Ｗ２）の出力端がＥＣＬ−ＣＭＯＳ変換器の出力端（Ａ
    ２′）であることを特徴とするＥＣＬ−ＣＭＯＳ変換器
    。 ２）電圧／電流変換器（Ｗ１）が電流源（Ｉ１′）、差
    動段（ＤＩＦＦ′）および電流ミラー回路（ＳＰ′）を
    含み、電圧／電流変換器（Ｗ１）の第１の入力端（Ｅ１
    ′）が差動段（ＤＩＦＦ′）の第１の入力端（Ｅ１′）
    と、また電圧／電流変換器（Ｗ１）の第２の入力端（Ｅ
    ２′）が差動段（ＤＩＦＦ′）の第２の入力端（Ｅ２′
    ）と接続され、差動段の第３の入力端が電流源（Ｉ１′
    ）を介して第１の接続点（ＡＰ１）と接続され、それぞ
    れ差動段（ＤＩＦＦ′）の第１および第２の出力端がそ
    れぞれ電流ミラー回路（ＳＰ′）の第１および第２の入
    力端と接続され、差動段（ＤＩＦＦ′）の第２の出力端
    が電圧／電流変換器（Ｗ１）の出力端（Ａ１′）を形成
    し、電流ミラー回路（ＳＰ′）の第３の入力端が第２の
    接続点（ＡＰ２）と接続されていることを特徴とする請
    求項１記載のＥＣＬ−ＣＭＯＳ変換器。 ３）電流／電圧変換器（Ｗ２）が負帰還されたＣＭＯＳ
    インバータ段（ＣＭＩ）を含み、電流／電圧変換器（Ｗ
    ２）の入力端（Ｅ３′）を形成する負帰還されたＣＭＯ
    Ｓインバータ段の第１の入力端が負帰還要素を介してＣ
    ＭＯＳインバータ段（ＣＭＩ）の出力端と接続され、Ｃ
    ＭＯＳインバータ段の出力端が電流／電圧変換器（Ｗ２
    ）の出力端（Ａ２′）を形成し、ＣＭＯＳインバータ段
    （ＣＭＩ）の第２の入力端が第３の接続点（ＡＰ３）と
    、またその第３の入力端が第４の接続点（ＡＰ４）と接
    続されていることを特徴とする請求項１または２記載の
    ＥＣＬ−ＣＭＯＳ変換器。 ４）負帰還要素が負帰還抵抗（Ｒ＿６）であることを特
    徴とする請求項３記載のＥＣＬ−ＣＭＯＳ変換器。 ５）差動段（ＤＩＦＦ′）が２つのバイポーラｎｐｎト
    ランジスタ（Ｔ１′、Ｔ２′）を含み、第１のバイポー
    ラｎｐｎトランジスタ（Ｔ１′）のベース端子が差動段
    （ＤＩＦＦ′）の第１の入力端を、また第２のバイポー
    ラｎｐｎトランジスタ（Ｔ２′）のベース端子が差動段
    （ＤＩＦＦ′）の第２の入力端を形成し、第１および第
    ２のバイポーラｎｐｎトランジスタ（Ｔ１′、Ｔ２′）
    のエミッタ端子が電流源（Ｉ１′）を介して第１の接続
    点（ＡＰ１）と接続され、第２のバイポーラｎｐｎトラ
    ンジスタ（Ｔ２′）のコレクタ端子が差動段（ＤＩＦＦ
    ′）の第１の出力端を、また第１のバイポーラｎｐｎト
    ランジスタ（Ｔ１′）のコレクタ端子が差動段（ＤＩＦ
    Ｆ′）の第２の出力端を形成しており、また第１の接続
    点（ＡＰ１）が第１の供給電圧（Ｖ＿Ｚ＿Ｚ）と接続さ
    れていることを特徴とする請求項２ないし４のＩつに記
    載のＥＣＬ−ＣＭＯＳ変換器。 ６）電流ミラー回路（ＳＰ′）が２つのエンハンスメン
    ト形ｐチャネルＭＯＳ電界効果トランジスタ（Ｐ１′、
    Ｐ２′）を含んみ、第１のエンハンスメント形ｐチャネ
    ルＭＯＳ電界効果トランジスタ（Ｐ１′）の第１の端子
    が電流ミラー回路（ＳＰ′）の第１の入力端を、また第
    ２のエンハンスメント形ｐチャネルＭＯＳ電界効果トラ
    ンジスタ（Ｐ２′）の第１の端子が電流ミラー回路（Ｓ
    Ｐ′）の第２の入力端を形成し、第１のエンハンスメン
    ト形ＰチャネルＭＯＳ電界効果トランジスタ（Ｐ１′）
    の第１の端子が第１および第２のエンハンスメント形ｐ
    チャネルＭＯＳ電界効果トランジスタ（Ｐ１′、Ｐ２′
    ）のゲート端子と接続され、第１および第２のエンハン
    スメント形ｐチャネルＭＯＳ電界効果トランジスタ（Ｐ
    １′、Ｐ２′）の第２の端子が電流ミラー回路（ＳＰ′
    ）の第３の入力端と接続され、第２の接続点（ＡＰ２）
    が第２の供給電圧（Ｖ＿Ｃ＿Ｃ）と接続されていること
    を特徴とする請求項２ないし５の１つに記載のＥＣＬ−
    ＣＭＯＳ変換器。 ７）電流源（Ｉ１′）がＭＯＳ電流源として構成されて
    いることを特徴とする請求項２ないし６の１つに記載の
    ＥＣＬ−ＣＭＯＳ変換器。 ８）負帰還されたＣＭＯＳインバータ段（ＣＭＩ）がエ
    ンハンスメント形ｐチャネルＭＯＳ電界効果トランジス
    タ（Ｐ３′）およびエンハンスメント形ｎチャネルＭＯ
    Ｓ電界効果トランジスタ（Ｎ１′）を含み、エンハンス
    メント形ＰチャネルＭＯＳ電界効果トランジスタ（Ｐ３
    ′）の第１の端子がＣＭＯＳインバータ段（ＣＭＩ）の
    第２の入力端と接続され、エンハンスメント形ｎチャネ
    ルＭＯＳ電界効果トランジスタ（Ｎ１′）の第１の端子
    がＣＭＯＳインバータ段（ＣＭＩ）の第３の入力端と接
    続され、ＣＭＯＳインバータ段（ＣＭＩ）の第１の入力
    端がエンハンスメント形ｐチャネルＭＯＳ電界効果トラ
    ンジスタ（Ｐ３′）のゲート端子およびエンハンスメン
    ト形ｎチャネルＭＯＳ電界効果トランジスタ（Ｎ１′）
    のゲート端子と接続され、エンハンスメント形ｐチャネ
    ルＭＯＳ電界効果トランジスタ（Ｐ３′）の第２の端子
    およびエンハンスメント形ｎチャネルＭＯＳ電界効果ト
    ランジスタ（Ｎ１′）の第２の端子がＣＭＯＳインバー
    タ段の出力端と接続され、第３の接続点（ＡＰ３）が第
    ２の供給電圧（Ｖ＿Ｃ＿Ｃ）と、また第４の接続点（Ａ
    Ｐ４）が第１の供給電圧（Ｖ＿Ｚ＿Ｚ）と接続されてい
    ることを特徴とする請求項３ないし７の１つに記載のＥ
    ＣＬ−ＣＭＯＳ変換器。
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