JPS5850052B2 - インタ−フエ−ス回路 - Google Patents
インタ−フエ−ス回路Info
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- JPS5850052B2 JPS5850052B2 JP53055815A JP5581578A JPS5850052B2 JP S5850052 B2 JPS5850052 B2 JP S5850052B2 JP 53055815 A JP53055815 A JP 53055815A JP 5581578 A JP5581578 A JP 5581578A JP S5850052 B2 JPS5850052 B2 JP S5850052B2
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- JP
- Japan
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- circuit
- 5itl
- voltage
- output
- channel
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- Electric Clocks (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、集積回路化可能な静電誘導トランジスタ論理
（Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓ
ｔｏｒＬｏｇｉｃ以下、５ＩＴＬと称す。
（Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓ
ｔｏｒＬｏｇｉｃ以下、５ＩＴＬと称す。
）と相補接続型ＭＯ８）ランジスタ（以下、Ｃ，ＭＯＳ
と称す。
と称す。
）を用いた時計用電子回路に関し、さらに詳細には前記
５ＩＴＬ、とＣ，ＭＯＳのインターフェース回路を提供
するものである。
５ＩＴＬ、とＣ，ＭＯＳのインターフェース回路を提供
するものである。
高速動作の低電力論理素子として、ゲートへの順方向電
圧により、ソースからドレインへ走行するキャリアに対
するポテンシャル障壁を制御して、ドレイン電流を制御
する静電誘導トランジスタとＰＮＰバイポーラトランジ
スタを併合した５ＩＴＬがある。
圧により、ソースからドレインへ走行するキャリアに対
するポテンシャル障壁を制御して、ドレイン電流を制御
する静電誘導トランジスタとＰＮＰバイポーラトランジ
スタを併合した５ＩＴＬがある。
第１図ａは５ＩＴＬの半導体断面構造図、ｂはその等価
回路を示す図で、第１図ａにおいて１はＮ導電型基板で
ソース、２はソース１上にエピタキシャル成長法などで
形成した１０１３〜１０１４ａ ｔ ｏｍ ／Ｃ１＆の
不純物濃度を有すＮ導電型のチャンネル領域、３，４は
熱拡散、イオン注入法などで形成したｌ Ｏ１８ａｔｏ
ｍ ／Ｃ１１を以上の濃度を有すＰ導電型のインジェク
タ、ゲートで、５は熱拡散、イオン注入法などで形成し
た１ ０１８ａｔｏｍ／ｃＩ／を以上の濃度のＮ導電型
のドレインである。
回路を示す図で、第１図ａにおいて１はＮ導電型基板で
ソース、２はソース１上にエピタキシャル成長法などで
形成した１０１３〜１０１４ａ ｔ ｏｍ ／Ｃ１＆の
不純物濃度を有すＮ導電型のチャンネル領域、３，４は
熱拡散、イオン注入法などで形成したｌ Ｏ１８ａｔｏ
ｍ ／Ｃ１１を以上の濃度を有すＰ導電型のインジェク
タ、ゲートで、５は熱拡散、イオン注入法などで形成し
た１ ０１８ａｔｏｍ／ｃＩ／を以上の濃度のＮ導電型
のドレインである。
このような構造の５ＩＴＬは、本質的にキャリアの走行
速度が速い点、半導体接合容量が小さい点から、近年、
同じく低消費電力の論理素子として実用化されているＩ
２Ｌ（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅ−ｃｔｉｏｎ
Ｌｏｇｉｃ）を、電力・遅延時間積において、すでに１
桁以上上まわっており、注目されている。
速度が速い点、半導体接合容量が小さい点から、近年、
同じく低消費電力の論理素子として実用化されているＩ
２Ｌ（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅ−ｃｔｉｏｎ
Ｌｏｇｉｃ）を、電力・遅延時間積において、すでに１
桁以上上まわっており、注目されている。
したがって５ＩＴＬの応用として時計用、特に、温度特
性の良好なＡＴカット水晶振動子を用いた数ＭＨｚの発
振、分周回路には好適である。
性の良好なＡＴカット水晶振動子を用いた数ＭＨｚの発
振、分周回路には好適である。
ここで従来、時計用として使われており普及しているＣ
、ＭＯＳと５ＩＴＩ、を消費電流の点からみると、第２
図に示した消費電流と動作周波数かられかるようにＣ，
ＭＯＳはノーマリ・オフ型の動作をするため周波数に比
例して消費電流が増し、一方、Ｓ ＩＴＬはノーマリ・
オン型の動作の為、周波数に対して消費電流が一定であ
り、両者の交点は一般に約ＩＭＨｚ程度であるから分周
回路、あるいは他の論理回路をすべて５ＩＴＬで構成す
ることは、得策ではない。
、ＭＯＳと５ＩＴＩ、を消費電流の点からみると、第２
図に示した消費電流と動作周波数かられかるようにＣ，
ＭＯＳはノーマリ・オフ型の動作をするため周波数に比
例して消費電流が増し、一方、Ｓ ＩＴＬはノーマリ・
オン型の動作の為、周波数に対して消費電流が一定であ
り、両者の交点は一般に約ＩＭＨｚ程度であるから分周
回路、あるいは他の論理回路をすべて５ＩＴＬで構成す
ることは、得策ではない。
特に、液晶表示などの、いわゆるデジタル時計では数１
０ＫＨｚ以下で動作する素子数が１ｏｏｏ個以上に及ぶ
ことが多いので、このような場合は、完全５ＩＴＬＬ構
成すると電池寿命の点から仕様を満足しなくなってくる
こともありうる。
０ＫＨｚ以下で動作する素子数が１ｏｏｏ個以上に及ぶ
ことが多いので、このような場合は、完全５ＩＴＬＬ構
成すると電池寿命の点から仕様を満足しなくなってくる
こともありうる。
この観点から数１０ＩＧ（ｚまでの分周回路では、５Ｉ
ＴＬで構成し、それ以下の周波数では、Ｃ，ＭＯＳを用
いれば最適設計が可能である。
ＴＬで構成し、それ以下の周波数では、Ｃ，ＭＯＳを用
いれば最適設計が可能である。
本発明は、前記説明したような５ＩＴＬとＣ０ＭＯ８を
併用した時計用など、低消費電力の回路構成で５ＩＴＬ
とＣ，ＭＯＳのインターフェース回路を提供するもので
ある。
併用した時計用など、低消費電力の回路構成で５ＩＴＬ
とＣ，ＭＯＳのインターフェース回路を提供するもので
ある。
高周波の分周回路に用いる５ＩＴＬは電流電圧０．３〜
０．６■であるから１．５■あるいは３．０■の電池電
流を用いる時計用では、第３図に示すように電源に対し
て直列に積層回路を構成して、電池電圧を有効に活用し
て、省電力が可能である。
０．６■であるから１．５■あるいは３．０■の電池電
流を用いる時計用では、第３図に示すように電源に対し
て直列に積層回路を構成して、電池電圧を有効に活用し
て、省電力が可能である。
一方Ｃ，ＭＯ８では同一チップ上で回路の完全分離が困
難で、一般には電池電圧が、動作電圧として使われてい
る。
難で、一般には電池電圧が、動作電圧として使われてい
る。
そこで、Ｃ０ＭＯ８の入力回路は、いわゆるＣ、ＭＯＳ
インバータとすれば良いが、単純なＣ，ＭＯＳインバー
タでは電圧変動に弱い。
インバータとすれば良いが、単純なＣ，ＭＯＳインバー
タでは電圧変動に弱い。
つまりＣ，ＭＯＳでは、電圧以下にともない入力電圧に
対する出力電圧の遷移電圧Ｖｔも低下し、時計用の仕様
範囲でもＶｔの値は、数１００ｍＶに達する。
対する出力電圧の遷移電圧Ｖｔも低下し、時計用の仕様
範囲でもＶｔの値は、数１００ｍＶに達する。
一方、５ＩＴＬは第３図に示すように、一般的に定電流
駆動になる為、電源電圧の変動に対して出力電圧の変動
は無く、もし前記Ｃ，ＭＯ８のＶｔに出力の中心電圧を
設定したとすれば、５ＩＴＬ回路の一層あたり動作電圧
が０．３〜０．６Ｖであるとすれば、片側振幅は高々０
．１５〜０．３０ Ｖとなり、第４図すに示したように
Ｃ１ＭＯ８の伝達特性がＡからＢへ変動したにともなる
Ｖｔの変動に追随できなくなり、信号の伝達が不能にな
る。
駆動になる為、電源電圧の変動に対して出力電圧の変動
は無く、もし前記Ｃ，ＭＯ８のＶｔに出力の中心電圧を
設定したとすれば、５ＩＴＬ回路の一層あたり動作電圧
が０．３〜０．６Ｖであるとすれば、片側振幅は高々０
．１５〜０．３０ Ｖとなり、第４図すに示したように
Ｃ１ＭＯ８の伝達特性がＡからＢへ変動したにともなる
Ｖｔの変動に追随できなくなり、信号の伝達が不能にな
る。
そこで第４図すに示したように本発明では、前記Ｃ，Ｍ
ＯＳインバータのゲート・ドレイン間を抵抗で短絡して
Ｃ，ＭＯＳをバイアスする。
ＯＳインバータのゲート・ドレイン間を抵抗で短絡して
Ｃ，ＭＯＳをバイアスする。
このようにすれば、電池電圧の変動に対して、５ＩＴＬ
の出力の中心電圧も追随し、前記したインターフェース
の不備は無くなる。
の出力の中心電圧も追随し、前記したインターフェース
の不備は無くなる。
次に、５ＩＴＬの出力回路であるが、これはＣ，ＭＯＳ
の遷移電圧Ｖｔ近くに設定しなければならない。
の遷移電圧Ｖｔ近くに設定しなければならない。
遷移電圧Ｖｔは、Ｐチャンネル及びＮチャンネルＭＯ８
Ｉ−ランジスタのスレツショホールド電圧、及び物理的
形状で決まるが、一般に電源電圧の半分であることが好
ましい。
Ｉ−ランジスタのスレツショホールド電圧、及び物理的
形状で決まるが、一般に電源電圧の半分であることが好
ましい。
つまり、電源電圧が１．５■であれば、０．７５Ｖであ
る。
る。
５ＩＴＬの出力電圧の中心を０．７５Ｖに設定する為に
は、５ＩＴＬの積層回路の２層目に出力回路が配置され
れば良いことは明白である。
は、５ＩＴＬの積層回路の２層目に出力回路が配置され
れば良いことは明白である。
例えば第１層の動作電圧を０．５ Ｖになるよう第１層
への電流配分がなされれば、前記、出力回路の配置でイ
ンターフェースが達成される。
への電流配分がなされれば、前記、出力回路の配置でイ
ンターフェースが達成される。
第５図ａは本発明の５ＩＴＬ出力回路の具体例で、ｂは
、その入出力伝達特性である。
、その入出力伝達特性である。
第５図ａに示した５ＩＴＬ出力回路は、静電誘導トラン
ジスタのドレインにベースヲ静電誘導トランジスタのソ
ースに接続したＰＮＰバイポーラトランジスタを接続し
た構成である。
ジスタのドレインにベースヲ静電誘導トランジスタのソ
ースに接続したＰＮＰバイポーラトランジスタを接続し
た構成である。
以上、本発明の実施例ではＣ，ＭＯＳの遷移電圧を０．
７５Ｖとして説明してきたが、５ＩＴＬ回路の電流配分
が小さく、１層あたりの動作電圧が、０．４■と設定さ
れた場合は、前記遷移電圧Ｖｔは、０．６■とするのが
好ましいが、これは第４図ａのＣ，ＭＯ８各トランジス
タの物理的形状を変更すれば容易に達成できる。
７５Ｖとして説明してきたが、５ＩＴＬ回路の電流配分
が小さく、１層あたりの動作電圧が、０．４■と設定さ
れた場合は、前記遷移電圧Ｖｔは、０．６■とするのが
好ましいが、これは第４図ａのＣ，ＭＯ８各トランジス
タの物理的形状を変更すれば容易に達成できる。
以上、本発明によれば、Ｓ ＩＴＬとＣ，ＭＯＳのイン
ターフェースが不具合なく達成され、時計用などの低消
費電力回路で、消費電力の観点から最適な設計が可能と
なる。
ターフェースが不具合なく達成され、時計用などの低消
費電力回路で、消費電力の観点から最適な設計が可能と
なる。
第１図ａは５ＩＴＬの半導体断面構造を示す図で、第１
図すは５ＩＴＬの等何回路を示す図、第２図は５ＩＴＬ
とＣ，ＭＯＳの消費電流の周波数特性を説明する図、第
３図は、積層回路を説明する図、第４図は本発明のＣ，
ＭＯＳ入力回路を説明する図で第４図ａは具体的回路図
、第４図すは入出力伝達特性図で、第５図は本発明の５
ＩＴＬの出力回路を説明する図で第５図ａは具体的回路
図、第５図すはその入出力伝達特性図である。 １・・・・・・ソース、２・・・・・・チャンネル領域
、３・・・・・・インジェクタ、４・・・・・・ゲート
、５・・・・・・ドレイン。
図すは５ＩＴＬの等何回路を示す図、第２図は５ＩＴＬ
とＣ，ＭＯＳの消費電流の周波数特性を説明する図、第
３図は、積層回路を説明する図、第４図は本発明のＣ，
ＭＯＳ入力回路を説明する図で第４図ａは具体的回路図
、第４図すは入出力伝達特性図で、第５図は本発明の５
ＩＴＬの出力回路を説明する図で第５図ａは具体的回路
図、第５図すはその入出力伝達特性図である。 １・・・・・・ソース、２・・・・・・チャンネル領域
、３・・・・・・インジェクタ、４・・・・・・ゲート
、５・・・・・・ドレイン。
Claims (1)
- １ 積層回路内の一つの層内にあるＰチャンネルバイポ
ーラトランジスタのコレクタとＮチャンネル静電誘導ト
ランジスタのドレインとを接続して出力端子となし、更
に前記Ｐチャンネルバイポーラトランジスタのベースと
前記Ｎチャンネル静電誘導トランジスタのソースとを接
続し、前記Ｎチャンネル静電誘導トランジスタのゲート
を入力端子とする静電誘導トランジスタロジック部の出
力回路と、前記積層回路外のＣＭＯＳインバータの入力
端子と出力端子とを抵抗で接続してなるＣＭＯ８回路部
への入力回路とを備え、前記出力回路の前記出力端子と
前記入力回路の前記入力端子とを接続したことを特徴と
するインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53055815A JPS5850052B2 (ja) | 1978-05-11 | 1978-05-11 | インタ−フエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53055815A JPS5850052B2 (ja) | 1978-05-11 | 1978-05-11 | インタ−フエ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54147073A JPS54147073A (en) | 1979-11-16 |
| JPS5850052B2 true JPS5850052B2 (ja) | 1983-11-08 |
Family
ID=13009422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53055815A Expired JPS5850052B2 (ja) | 1978-05-11 | 1978-05-11 | インタ−フエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850052B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE58908391D1 (de) * | 1988-07-22 | 1994-10-27 | Siemens Ag | ECL-CMOS-Wandler. |
| CN104009462B (zh) * | 2014-06-10 | 2016-08-31 | 福建师范大学 | 一种自适应电平的通信接口适配电路 |
-
1978
- 1978-05-11 JP JP53055815A patent/JPS5850052B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54147073A (en) | 1979-11-16 |
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