JPH0268949A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
- Publication number
- JPH0268949A JPH0268949A JP22076488A JP22076488A JPH0268949A JP H0268949 A JPH0268949 A JP H0268949A JP 22076488 A JP22076488 A JP 22076488A JP 22076488 A JP22076488 A JP 22076488A JP H0268949 A JPH0268949 A JP H0268949A
- Authority
- JP
- Japan
- Prior art keywords
- type
- conductive type
- conductivity type
- semiconductor substrate
- buried layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 230000015556 catabolic process Effects 0.000 claims description 13
- 238000009413 insulation Methods 0.000 abstract description 6
- 230000010354 integration Effects 0.000 abstract description 5
- 239000012535 impurity Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000004549 pulsed laser deposition Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、高耐圧半導体装置に関し、特に、素子間に少
なくとも２つの溝型絶縁領域を設けた高耐圧半導体装置
に関する。
なくとも２つの溝型絶縁領域を設けた高耐圧半導体装置
に関する。
［従来の技術］
従来、この種の半導体装置には、高電圧の加わる通信用
ＩＣや、書き込み時に高耐圧の必要なＰＲＯＭ、ＰＬＤ
（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖ
ｉｃｅ）等がある。
ＩＣや、書き込み時に高耐圧の必要なＰＲＯＭ、ＰＬＤ
（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖ
ｉｃｅ）等がある。
ＦＲＯＭを例にとると、大電流を出力から流し込み、メ
モリセルに書き込みを行う時に、書き込み電流を制御す
る回路等に、書き込み電流による電圧降下に起因して、
高電圧が印加される。その場合、耐圧が低い部分がある
と、そこから、電流漏れを起こしてしまうので、予め、
印加される高電圧に耐えるように設計しておく必要があ
る。
モリセルに書き込みを行う時に、書き込み電流を制御す
る回路等に、書き込み電流による電圧降下に起因して、
高電圧が印加される。その場合、耐圧が低い部分がある
と、そこから、電流漏れを起こしてしまうので、予め、
印加される高電圧に耐えるように設計しておく必要があ
る。
第３図は、このような用途に用いられる従来の高耐圧半
導体装置の断面図である。これは、同図に示すように、
Ｐ型半導体基板１に高濃度Ｎ型埋連層２及び高濃度Ｐ型
埋込層３を形成し、Ｐ型半導体基板１上に、Ｎ型エピタ
キシャル層４を堆積し、エピタキシャル層４内に、Ｐ型
組縁領域５、コレクタ領域７、ベース領域８、エミッタ
領域９を設け、その表面にシリコン酸化膜６を形成した
ものである。
導体装置の断面図である。これは、同図に示すように、
Ｐ型半導体基板１に高濃度Ｎ型埋連層２及び高濃度Ｐ型
埋込層３を形成し、Ｐ型半導体基板１上に、Ｎ型エピタ
キシャル層４を堆積し、エピタキシャル層４内に、Ｐ型
組縁領域５、コレクタ領域７、ベース領域８、エミッタ
領域９を設け、その表面にシリコン酸化膜６を形成した
ものである。
このような従来の半導体装置においては、エピタキシャ
ル層４を厚くして、コレクターベース接合耐圧及びコレ
クターエミッタ耐圧を高くし、また、Ｎ型埋込層２とＰ
型埋込層３の距離を大きくして、素子間の絶縁耐圧を高
くしていた。
ル層４を厚くして、コレクターベース接合耐圧及びコレ
クターエミッタ耐圧を高くし、また、Ｎ型埋込層２とＰ
型埋込層３の距離を大きくして、素子間の絶縁耐圧を高
くしていた。
［発明が解決しようとする問題点］
上述した従来の高耐圧半導体装置は、高耐圧を得るため
に、Ｎ型エピタキシャル層の膜厚を厚くし、素子間距離
を広くとっていたので、単位素子当りの面積が大きくな
り、高集積化することが困難であった。例えば、素子の
耐圧と素子間の耐圧とを３０Ｖ以上にする場合を考える
と、コレクタベース接合耐圧を高くするために、Ｎ型エ
ピタキシャル層４の膜厚を２．５μｍと厚くし、Ｐ型ベ
ース領域８と高濃度Ｎ型埋込層２との距離を十分にとら
なければならない。そうすると、素子と素子とを分離す
るためのＰ型組縁領域５を高濃度Ｐ型埋込層３に到達さ
せるためには、１１００゜Ｃ程度の高温の熱処理を長時
開綿さなければならない。その結果、高濃度Ｎ型埋込層
２、Ｐ型埋込層３及びＰ型組縁領域５が横方向に拡散し
てしまう。従って、絶縁耐圧の低下を防止するには、高
濃度Ｎ型埋込層２とＰ型埋込層３との距離を十分にとら
なければならない。例えば、高濃度Ｎ型埋込層３と高濃
度Ｐ型埋込層３との距離は、８μｍ程度は必要であるの
で、素子間の距離は、埋込層や絶縁領域５の横方向の拡
散を考慮に入れて、少なくとも２０μｍは必要となる。
に、Ｎ型エピタキシャル層の膜厚を厚くし、素子間距離
を広くとっていたので、単位素子当りの面積が大きくな
り、高集積化することが困難であった。例えば、素子の
耐圧と素子間の耐圧とを３０Ｖ以上にする場合を考える
と、コレクタベース接合耐圧を高くするために、Ｎ型エ
ピタキシャル層４の膜厚を２．５μｍと厚くし、Ｐ型ベ
ース領域８と高濃度Ｎ型埋込層２との距離を十分にとら
なければならない。そうすると、素子と素子とを分離す
るためのＰ型組縁領域５を高濃度Ｐ型埋込層３に到達さ
せるためには、１１００゜Ｃ程度の高温の熱処理を長時
開綿さなければならない。その結果、高濃度Ｎ型埋込層
２、Ｐ型埋込層３及びＰ型組縁領域５が横方向に拡散し
てしまう。従って、絶縁耐圧の低下を防止するには、高
濃度Ｎ型埋込層２とＰ型埋込層３との距離を十分にとら
なければならない。例えば、高濃度Ｎ型埋込層３と高濃
度Ｐ型埋込層３との距離は、８μｍ程度は必要であるの
で、素子間の距離は、埋込層や絶縁領域５の横方向の拡
散を考慮に入れて、少なくとも２０μｍは必要となる。
このように、従来の半導体装置では、高耐圧化を図る場
合には、高集積化を犠牲にせざるをえなかった。
合には、高集積化を犠牲にせざるをえなかった。
この点を克服するものとして、第４図に図示されたもの
が提案されている。即ち、同図に示すように、Ｎ型エピ
タキシャル層４の表面から溝を、Ｎ型埋込層２より深く
掘り、その後、イオン注入法でＰ型不純物を講の底部に
導入してＰ型組縁領域５を形成し、さらに溝の側面に絶
縁膜を形成した後、溝内をポリシリコン等で充填して溝
型絶縁領域１１を形成するものである。この構成によれ
ば、Ｐ型組縁領域５の拡散工程が不要となるため素子間
の距離を小さくすることはできるが、溝が深く形成され
ているので、溝底部にＰ型不純物をイオン注入する際に
、加速されたＰ型不純物の入射角がわずかに傾いても、
底部に届かず、第４図に示すようにＰ型組縁領域５が側
面に形成されてしまい、絶縁耐圧を低下させる欠点があ
った。
が提案されている。即ち、同図に示すように、Ｎ型エピ
タキシャル層４の表面から溝を、Ｎ型埋込層２より深く
掘り、その後、イオン注入法でＰ型不純物を講の底部に
導入してＰ型組縁領域５を形成し、さらに溝の側面に絶
縁膜を形成した後、溝内をポリシリコン等で充填して溝
型絶縁領域１１を形成するものである。この構成によれ
ば、Ｐ型組縁領域５の拡散工程が不要となるため素子間
の距離を小さくすることはできるが、溝が深く形成され
ているので、溝底部にＰ型不純物をイオン注入する際に
、加速されたＰ型不純物の入射角がわずかに傾いても、
底部に届かず、第４図に示すようにＰ型組縁領域５が側
面に形成されてしまい、絶縁耐圧を低下させる欠点があ
った。
［間顕点を解決するための手段］
本発明の高耐圧半導体装置は、一導電型半導体基板上に
複数の高濃度逆導電型埋込層と一導電型埋込層とを設け
、その上に、逆導電型エピタキシャル層を形成した後、
逆導電型埋込層と一導電型埋込層７ ： Ｌ”ｌ−に、
逆導電型エピタキシャル層を貫通し そ力ｊハこ部が逆
導電型埋込層の下面より深くなさｉｌ ｌ’： （Ａを
形成し、この溝によって絶縁領域を３１（成ｊ、ご、潤
子間を分離したものである。
複数の高濃度逆導電型埋込層と一導電型埋込層とを設け
、その上に、逆導電型エピタキシャル層を形成した後、
逆導電型埋込層と一導電型埋込層７ ： Ｌ”ｌ−に、
逆導電型エピタキシャル層を貫通し そ力ｊハこ部が逆
導電型埋込層の下面より深くなさｉｌ ｌ’： （Ａを
形成し、この溝によって絶縁領域を３１（成ｊ、ご、潤
子間を分離したものである。
［実施例コ
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図は、本発明高耐圧半導体装置の一実施例を示す断
面図である。同図において、１は、Ｐ型半導体基板、２
は、基板１内に形成された高濃度Ｎ型埋込層、３は、Ｎ
型埋込層２の間に形成された高濃度Ｐ型埋込層、４は、
Ｐ型半導体基板１上に堆積されたＮ型エピタキシャル層
、６は、基板表面および溝内壁を覆う酸化膜、７．８．
９は、それぞれ、Ｎ型コレクタ領域、Ｐ型ベース領域、
Ｎ型エミッタ領域、１０は、金属電極であり、１１は、
二重に形成された溝型絶縁領域である。
面図である。同図において、１は、Ｐ型半導体基板、２
は、基板１内に形成された高濃度Ｎ型埋込層、３は、Ｎ
型埋込層２の間に形成された高濃度Ｐ型埋込層、４は、
Ｐ型半導体基板１上に堆積されたＮ型エピタキシャル層
、６は、基板表面および溝内壁を覆う酸化膜、７．８．
９は、それぞれ、Ｎ型コレクタ領域、Ｐ型ベース領域、
Ｎ型エミッタ領域、１０は、金属電極であり、１１は、
二重に形成された溝型絶縁領域である。
この半導体装置は、次のように形成される。まず、Ｐ型
半導体基板１上に、高濃度Ｎ型埋込層２と高濃度Ｐ型埋
込層３とを形成し、その後、その上にＮ型エピタキシャ
ル層４を形成する。次に、埋込層２と埋込層３との間に
エピタキシャル層４を貫通し、埋込層２の下面よりその
底部が低くなるように清を形成し、その溝の内壁に絶縁
層を形成した後、溝内にポリシリコンを充填する。次い
で、コレクタ領域７、ベース領域８、エミッタ領域９お
よび電極１０を形成する・ このように形成された構造では、素子間の距離を短縮し
ても、Ｐ型半導体基板１に溝型絶縁領域１１が喰い込ん
だ分だけ実質的に高濃度Ｎ型埋込層と高濃度Ｐ型埋込層
との間隔が拡がるため、絶縁耐圧を高く保つことができ
る。この点を更に具体的に説明する。Ｎ型エピタキシャ
ル層４の膜厚は、コレクターベース接合耐圧を３０Ｖ以
上に保つなめに、従来例と同様に、２．５μｍとする一
方、高密度化を図るために、高濃度Ｎ型埋込層２と高濃
度Ｐ型埋込層３の間隔を３μｍとし、その間にＮ型エピ
タキシャル層４の表面からＰ型半導体基板１に３．５μ
ｍ喰い込んだ幅１μｍの溝型絶縁領域１１を設ける（溝
の深さは６μｍ）。このようにすると、高濃度Ｎ型埋込
層２と高濃度Ｐ型埋込層３との間隔が、実質的に８μｍ
となる。
半導体基板１上に、高濃度Ｎ型埋込層２と高濃度Ｐ型埋
込層３とを形成し、その後、その上にＮ型エピタキシャ
ル層４を形成する。次に、埋込層２と埋込層３との間に
エピタキシャル層４を貫通し、埋込層２の下面よりその
底部が低くなるように清を形成し、その溝の内壁に絶縁
層を形成した後、溝内にポリシリコンを充填する。次い
で、コレクタ領域７、ベース領域８、エミッタ領域９お
よび電極１０を形成する・ このように形成された構造では、素子間の距離を短縮し
ても、Ｐ型半導体基板１に溝型絶縁領域１１が喰い込ん
だ分だけ実質的に高濃度Ｎ型埋込層と高濃度Ｐ型埋込層
との間隔が拡がるため、絶縁耐圧を高く保つことができ
る。この点を更に具体的に説明する。Ｎ型エピタキシャ
ル層４の膜厚は、コレクターベース接合耐圧を３０Ｖ以
上に保つなめに、従来例と同様に、２．５μｍとする一
方、高密度化を図るために、高濃度Ｎ型埋込層２と高濃
度Ｐ型埋込層３の間隔を３μｍとし、その間にＮ型エピ
タキシャル層４の表面からＰ型半導体基板１に３．５μ
ｍ喰い込んだ幅１μｍの溝型絶縁領域１１を設ける（溝
の深さは６μｍ）。このようにすると、高濃度Ｎ型埋込
層２と高濃度Ｐ型埋込層３との間隔が、実質的に８μｍ
となる。
この場合、素子間距離は、８μｍと従来例の２０μｍを
大幅に短縮することができる。
大幅に短縮することができる。
第２図は、本発明の他の実施例を示す断面図である。こ
の例は、高集積化を図るために、素子間の距離をさらに
狭くしたものである。この実施例は、先の実施例と同じ
ように、Ｎ型エピタキシャル層の膜厚は２．５μｍであ
るが、高濃度Ｎ型埋込層２と高濃度Ｐ型埋込層３の間隔
を０とし、その接合部分を貫いて、Ｎ型エピタキシャル
層４の表面からＰ型半導体基板ｌに、４．０μｍ喰い込
んだ幅１μｍの溝型絶縁領域１１を形成したものである
。このように溝型絶縁領域１１を形成すると、実質的に
、高濃度Ｎ型埋込層２と高濃度Ｐ型埋込層３の間隔が９
μｍとなる。この場合、溝型絶縁領域の深さは、６．５
μｍである。このように、この実施例では先の実施例よ
り深い溝型絶縁領域を形成することにより、埋込層間の
耐圧を確保しつつ、素子間の距離を８μｍから４μｍに
縮めることができる。
の例は、高集積化を図るために、素子間の距離をさらに
狭くしたものである。この実施例は、先の実施例と同じ
ように、Ｎ型エピタキシャル層の膜厚は２．５μｍであ
るが、高濃度Ｎ型埋込層２と高濃度Ｐ型埋込層３の間隔
を０とし、その接合部分を貫いて、Ｎ型エピタキシャル
層４の表面からＰ型半導体基板ｌに、４．０μｍ喰い込
んだ幅１μｍの溝型絶縁領域１１を形成したものである
。このように溝型絶縁領域１１を形成すると、実質的に
、高濃度Ｎ型埋込層２と高濃度Ｐ型埋込層３の間隔が９
μｍとなる。この場合、溝型絶縁領域の深さは、６．５
μｍである。このように、この実施例では先の実施例よ
り深い溝型絶縁領域を形成することにより、埋込層間の
耐圧を確保しつつ、素子間の距離を８μｍから４μｍに
縮めることができる。
なお、溝内を充填する材料としてはポリシリコンの他に
、テトラオキシナイト、ＢＰＳＧ等を用いることもでき
る。
、テトラオキシナイト、ＢＰＳＧ等を用いることもでき
る。
［発明の効果］
以上説明したように本発明は、高濃度Ｎ型埋込層と高濃
度Ｐ型埋込層の間隔を狭くしてもその間に、Ｎ型エピタ
キシャル層の表面から、Ｐ型半導体基板に、十分に喰い
込んだ１対の溝型絶縁領域を設けることにより、両埋込
層間の実質的間隔を拡げることができ、かつ、素子と素
子との間の間隔を短縮せしめることができる。従って、
本発明によれば、高耐圧と高集積化とを同時に達成する
ことができる。
度Ｐ型埋込層の間隔を狭くしてもその間に、Ｎ型エピタ
キシャル層の表面から、Ｐ型半導体基板に、十分に喰い
込んだ１対の溝型絶縁領域を設けることにより、両埋込
層間の実質的間隔を拡げることができ、かつ、素子と素
子との間の間隔を短縮せしめることができる。従って、
本発明によれば、高耐圧と高集積化とを同時に達成する
ことができる。
また、本発明は、溝内に不純物をイオン注入するもので
はないので、溝側部にＰ型領域を形成して絶縁耐圧を劣
化させることもない。
はないので、溝側部にＰ型領域を形成して絶縁耐圧を劣
化させることもない。
３・・・高濃度Ｐ型埋込層、 ４・・・Ｎ型エピタキシ
ャル層、 ５・・・Ｐ型絶縁領域、 ６・・・酸化膜、
７・・・Ｎ型コレクタ領域、 ８・・・Ｐ型ベース領域
、９・・・Ｎ型エミッタ領域、 １０・・・金属電極
、 １１・・・溝型絶縁領域。
ャル層、 ５・・・Ｐ型絶縁領域、 ６・・・酸化膜、
７・・・Ｎ型コレクタ領域、 ８・・・Ｐ型ベース領域
、９・・・Ｎ型エミッタ領域、 １０・・・金属電極
、 １１・・・溝型絶縁領域。
Claims (1)
- 一導電型の半導体基板と、該一導電型半導体基板内に
形成された複数の高濃度逆導電型埋込層と、前記一導電
型半導体基板上に形成された逆導電型のエピタキシャル
層とを具備し、前記複数の高濃度逆導電型埋込層上には
半導体素子が形成されている高耐圧半導体装置において
、相隣る前記高濃度逆導電型埋込層の間には少なくとも
２つの溝型絶縁領域が、前記逆導電型エピタキシャル層
を貫通し、その底面が前記高濃度逆導電型埋込層の下面
より深くなるように形成され、かつ、前記少なくとも２
つの溝型絶縁領域に挟まれた領域内には、前記一導電型
半導体基板上に高濃度一導電型埋込層が形成されている
ことを特徴とする高耐圧半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220764A JP2715466B2 (ja) | 1988-09-03 | 1988-09-03 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220764A JP2715466B2 (ja) | 1988-09-03 | 1988-09-03 | 高耐圧半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0268949A true JPH0268949A (ja) | 1990-03-08 |
| JP2715466B2 JP2715466B2 (ja) | 1998-02-18 |
Family
ID=16756184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63220764A Expired - Lifetime JP2715466B2 (ja) | 1988-09-03 | 1988-09-03 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715466B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1037274A2 (en) * | 1998-10-23 | 2000-09-20 | STMicroelectronics S.r.l. | Electronic power device monolithically integrated on a semiconductor and comprising a first power region and at least a second region as well as an isolation structure having a limited planar dimension |
| US6451655B1 (en) | 1999-08-26 | 2002-09-17 | Stmicroelectronics S.R.L. | Electronic power device monolithically integrated on a semiconductor and comprising a first power region and at least a second region as well as an isolation structure of limited planar dimension |
| US6495423B1 (en) | 1999-08-26 | 2002-12-17 | Stmicroelectronics S.R.L. | Electronic power device monolithically integrated on a semiconductor and comprising edge protection structures having a limited planar dimension |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112340A (ja) * | 1985-11-11 | 1987-05-23 | Sony Corp | 半導体装置の製造方法 |
-
1988
- 1988-09-03 JP JP63220764A patent/JP2715466B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112340A (ja) * | 1985-11-11 | 1987-05-23 | Sony Corp | 半導体装置の製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1037274A2 (en) * | 1998-10-23 | 2000-09-20 | STMicroelectronics S.r.l. | Electronic power device monolithically integrated on a semiconductor and comprising a first power region and at least a second region as well as an isolation structure having a limited planar dimension |
| EP1037274A3 (en) * | 1998-10-23 | 2001-03-14 | STMicroelectronics S.r.l. | Electronic power device monolithically integrated on a semiconductor and comprising a first power region and at least a second region as well as an isolation structure having a limited planar dimension |
| US6451655B1 (en) | 1999-08-26 | 2002-09-17 | Stmicroelectronics S.R.L. | Electronic power device monolithically integrated on a semiconductor and comprising a first power region and at least a second region as well as an isolation structure of limited planar dimension |
| US6495423B1 (en) | 1999-08-26 | 2002-12-17 | Stmicroelectronics S.R.L. | Electronic power device monolithically integrated on a semiconductor and comprising edge protection structures having a limited planar dimension |
| US6693019B2 (en) | 1999-08-26 | 2004-02-17 | Stmicroelectronics S.R.L. | Method of manufacturing an electronic power device monolithically integrated on a semiconductor and comprising a first power region, a second region, and an isolation structure of limited planar dimension |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2715466B2 (ja) | 1998-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6706615B2 (en) | Method of manufacturing a transistor | |
| US6677626B1 (en) | Semiconductor device with alternating conductivity type layer and method of manufacturing the same | |
| US6297534B1 (en) | Power semiconductor device | |
| KR100305978B1 (ko) | 트랜지스터의표면에저농도로도핑된에피택셜영역을갖는전계효과트렌치트랜지스터 | |
| US6342709B1 (en) | Insulated gate semiconductor device | |
| JP4192281B2 (ja) | 炭化珪素半導体装置 | |
| JP2000101082A (ja) | 半導体構成素子用の縁構造及びドリフト領域体及び半導体構成素子用の縁構造及びドリフト領域体の製造方法 | |
| JP2002110978A (ja) | 電力用半導体素子 | |
| JP2003069017A (ja) | トランジスタ、ダイオード | |
| US4454523A (en) | High voltage field effect transistor | |
| JPH0719838B2 (ja) | 半導体装置およびその製造方法 | |
| US20070069324A1 (en) | Semiconductor device production method and semiconductor device | |
| JPH0783119B2 (ja) | 電界効果トランジスタ | |
| US20020060339A1 (en) | Semiconductor device having field effect transistor with buried gate electrode surely overlapped with source region and process for fabrication thereof | |
| US7598586B2 (en) | Semiconductor device and production method therefor | |
| EP1699087A1 (en) | Semiconductor device and its manufacturing method | |
| JPH0268949A (ja) | 高耐圧半導体装置 | |
| JPH11354788A (ja) | 半導体装置およびその製造方法 | |
| JP2002043562A (ja) | 半導体装置及びその製造方法 | |
| JP2002016250A (ja) | 半導体装置及びその製造方法 | |
| JP2941405B2 (ja) | 半導体装置 | |
| US5143859A (en) | Method of manufacturing a static induction type switching device | |
| KR101949519B1 (ko) | 전력 반도체 소자 및 그 제조방법 | |
| JPH10294456A (ja) | 半導体装置 | |
| JPH02151050A (ja) | 半導体装置 |