JPH0266974A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0266974A JPH0266974A JP21876888A JP21876888A JPH0266974A JP H0266974 A JPH0266974 A JP H0266974A JP 21876888 A JP21876888 A JP 21876888A JP 21876888 A JP21876888 A JP 21876888A JP H0266974 A JPH0266974 A JP H0266974A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- impurity
- conductivity type
- anode
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 239000012535 impurity Substances 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 4
- 239000011574 phosphorus Substances 0.000 abstract description 4
- 238000005530 etching Methods 0.000 abstract description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052796 boron Inorganic materials 0.000 abstract description 2
- 238000010030 laminating Methods 0.000 abstract 2
- -1 e.g. Substances 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- HXNZTJULPKRNPR-UHFFFAOYSA-N borinine Chemical compound B1=CC=CC=C1 HXNZTJULPKRNPR-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66363—Thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アノードシッート構造とｐｉｎ構造を合わせ
持つＧＴＯサイリスタなどの半導体装置の製造方法に関
する。
持つＧＴＯサイリスタなどの半導体装置の製造方法に関
する。
第２ｒＩ！Ｊは、アノードシッート構造とｐｉｎ構造を
合わせ持つＧＴＯサイリスタのセグメント１本のみを含
む部分の断面構造を示す、このサイリスタは、ｎベース
層となる低不純物濃度のシリコン基板ｌの一側にｐベー
ス層２、他側にｎ０バッファ層３を設けてなるｐｉｎ構
造と、ゲート電極６の接触するｐベース層２の上側に形
成されるｎエミツタ層４のカソード電極７の接触するカ
ソードセグメント中央部の直下でｐエミッタ層５をｎ゛
バンファ層３沢貫通し、共にアノード電８ｉ８に接触す
るアノードシッート構造とを有する。アノードシッート
構造は、アノード側のｐエミンタＪＩ５からの正孔の注
入効率をおさえることにより、ＧＴｏサイリスタのター
ンオフ時のティルミ流の減衰が早くなり、ターンオフ損
失が小さくなること、ターンオフ時間が早（なること、
およびターンオフ時にＣＴＯサイリスタのカソードセグ
メント中央部への電流集中もおさえることの効果をもつ
。
合わせ持つＧＴＯサイリスタのセグメント１本のみを含
む部分の断面構造を示す、このサイリスタは、ｎベース
層となる低不純物濃度のシリコン基板ｌの一側にｐベー
ス層２、他側にｎ０バッファ層３を設けてなるｐｉｎ構
造と、ゲート電極６の接触するｐベース層２の上側に形
成されるｎエミツタ層４のカソード電極７の接触するカ
ソードセグメント中央部の直下でｐエミッタ層５をｎ゛
バンファ層３沢貫通し、共にアノード電８ｉ８に接触す
るアノードシッート構造とを有する。アノードシッート
構造は、アノード側のｐエミンタＪＩ５からの正孔の注
入効率をおさえることにより、ＧＴｏサイリスタのター
ンオフ時のティルミ流の減衰が早くなり、ターンオフ損
失が小さくなること、ターンオフ時間が早（なること、
およびターンオフ時にＣＴＯサイリスタのカソードセグ
メント中央部への電流集中もおさえることの効果をもつ
。
ｐｉｎ構造は、ｎ゛バフフ１石３より、素子に順電圧を
印加した時の空乏層の拡がりを抑えるため、ＧＴＯサイ
リスクの基板厚さを薄くでき、オン電圧の低減、スイッ
チングロスの低減を可能とする効果をもつ。
印加した時の空乏層の拡がりを抑えるため、ＧＴＯサイ
リスクの基板厚さを薄くでき、オン電圧の低減、スイッ
チングロスの低減を可能とする効果をもつ。
ところが、アノードショート構造とｐｉｎ構造を合わせ
持つＧＴＯサイリスクは製造方法の面で困難がある。
持つＧＴＯサイリスクは製造方法の面で困難がある。
第３図に、アノードシッート構造をもつＧＴＯサイリス
タの従来の製造工程を示す、この製造工程においては、
まず、低不純物濃度のｎ形シリコン仮１ （図ａ）の表
面全体に酸化膜１１を形成ｔ７、選択的にエツチングす
る （図ｂ）０次いで、残存した酸化膜１１をマスクに
してりん等のｎ型不純物をシリコン板１内に導入し、ア
ノード側の所定右頁域に高不純物濃度ｎ影領域】２を形
成する （図ｃＬ次に、シリコン基板１の両主面から、
例えばガリウムのようなｐ型不純物を全面拡散し、カソ
ード側にｐベース層２を形成するとともに、アノード側
にｐエミッタ層５を形成する （図ｄ）、さらに、カソ
ード側にｎ形の高不純物濃度領域４を形成しく図ｅ）、
つづいて酸化膜を全面に被着したのち選択的に除去した
上で残存した酸化膜１３でマスクを形成する（図ｆ）、
このあと例えば、化学的にエツチングして第２図に示し
たようなセグメント形状を得る。
タの従来の製造工程を示す、この製造工程においては、
まず、低不純物濃度のｎ形シリコン仮１ （図ａ）の表
面全体に酸化膜１１を形成ｔ７、選択的にエツチングす
る （図ｂ）０次いで、残存した酸化膜１１をマスクに
してりん等のｎ型不純物をシリコン板１内に導入し、ア
ノード側の所定右頁域に高不純物濃度ｎ影領域】２を形
成する （図ｃＬ次に、シリコン基板１の両主面から、
例えばガリウムのようなｐ型不純物を全面拡散し、カソ
ード側にｐベース層２を形成するとともに、アノード側
にｐエミッタ層５を形成する （図ｄ）、さらに、カソ
ード側にｎ形の高不純物濃度領域４を形成しく図ｅ）、
つづいて酸化膜を全面に被着したのち選択的に除去した
上で残存した酸化膜１３でマスクを形成する（図ｆ）、
このあと例えば、化学的にエツチングして第２図に示し
たようなセグメント形状を得る。
ところが、このような従来のＧＴＯサイリスタの製造工
程は、アノードシッート構造のみをもつＧＴＯサイリス
タにとっては有効であるが、ｐｉｎ ｆｌ造を合わせ持
つＧＴＯサイリスタは、この工程では製造不可能である
ことが明らかである。すなわち、本発明の課題は、従来
と異なる工程によりアノードシッート （またはカソー
ドシッート）構造とｐｉｎ構造を合わせ持つＧＴＯサイ
リスクなどの半導体装置の製造を可能にする方法を提供
することにある。
程は、アノードシッート構造のみをもつＧＴＯサイリス
タにとっては有効であるが、ｐｉｎ ｆｌ造を合わせ持
つＧＴＯサイリスタは、この工程では製造不可能である
ことが明らかである。すなわち、本発明の課題は、従来
と異なる工程によりアノードシッート （またはカソー
ドシッート）構造とｐｉｎ構造を合わせ持つＧＴＯサイ
リスクなどの半導体装置の製造を可能にする方法を提供
することにある。
上記の課題を解決するために、本発明は、第一導電形の
低不純物濃度の層の両側にそれぞれ第一導電形および第
二導電形の高不純物濃度の層が隣接し、第一導電形の高
不純物濃度の層は低不純物濃度の層と反対側に隣接して
設けられる第二導電形の高不純物濃度の層を部分的に貫
通し、その層と共に主電極に接触する半導体装置を製造
する方法であって、第一導電形の低不純物濃度の半導体
基板の両主面から第二導電形の不純物導入層を形成した
のち、一主面側の不純物導入層を除去する工程と、その
主面のみから第一導電形の高濃度不純物導入層を形成す
る工程と、さらに同一主面のみからその高濃度不純物導
入層より浅い第二導電形の高濃度不純物導入層およびそ
の層よりは深く前記第一導電形の高濃度不純物導入層よ
り浅い第一導電形の高濃度不純物導入層を選択的に形成
する工程とを具備するものとする。
低不純物濃度の層の両側にそれぞれ第一導電形および第
二導電形の高不純物濃度の層が隣接し、第一導電形の高
不純物濃度の層は低不純物濃度の層と反対側に隣接して
設けられる第二導電形の高不純物濃度の層を部分的に貫
通し、その層と共に主電極に接触する半導体装置を製造
する方法であって、第一導電形の低不純物濃度の半導体
基板の両主面から第二導電形の不純物導入層を形成した
のち、一主面側の不純物導入層を除去する工程と、その
主面のみから第一導電形の高濃度不純物導入層を形成す
る工程と、さらに同一主面のみからその高濃度不純物導
入層より浅い第二導電形の高濃度不純物導入層およびそ
の層よりは深く前記第一導電形の高濃度不純物導入層よ
り浅い第一導電形の高濃度不純物導入層を選択的に形成
する工程とを具備するものとする。
非対称のｐｉｎ構造が基板の両主面からの不純物導入の
のち、片面側の導入層を除去しての片面からの不純物導
入で形成され、アノードシッート（またはカソードショ
ート）構造はシッート領域を外面から貫通させることに
より形成されるので、ｐｌｎ構造とアノードシッート
（またはカソードシッート）構造の双方をもつ半導体装
置が従来用いられてきた技術で容易にできる。
のち、片面側の導入層を除去しての片面からの不純物導
入で形成され、アノードシッート（またはカソードショ
ート）構造はシッート領域を外面から貫通させることに
より形成されるので、ｐｌｎ構造とアノードシッート
（またはカソードシッート）構造の双方をもつ半導体装
置が従来用いられてきた技術で容易にできる。
る。
まず、比抵抗が約１２０Ω償のｎ形シリコン基板１を用
い（図８）、両主面から、例えばガリウムのようなｐ型
不純物を全面拡散し、一方の主面領域をｐベース層２と
すると共に、他方の主面領域もｐ形不純物層２１とする
（図ｂ）０次に、片面ラッピングとエツチングの併用
によりアノード側のｐ形不純物層２１を除去する。この
とき、ｐ形不純物層２１が完全に除去されるように、シ
リコン基体１０のアノード側の主面領域を拡散深さｄ分
だけ十分に除去する （図ｃＬ次いで、アノード面倒に
ｎ０バッファ層３を形成する （図ｄ）、この方法とし
ては、例えぼりんのようなｎ型不純物をイオン注入する
方法がある０本実施例はりんを加速電圧６０ｋｅｖ、ド
ーズ量ｌＸｌ０”／−でイオン注入した。さらに、アノ
ード面倒に、例えばほう素のようなｐ型不純物を全面拡
散し、ｐエミツタ層５を形成する （図ｅ）、このあと
、シリコン基体１０の表面全面に所定の膜厚の酸化膜を
形成し、選択的にエツチングすることにより、所定パタ
ーンの酸化膜７を残存させ、この残存する酸化膜７をマ
スクにして、例えぼりんのようなｎ型不純物をアノード
面側に拡散して所定領域にｎ形の高不純物濃度領域であ
るアノードショート領域６を形成する。このとき、同一
工程でカソード側の主面全面にｎ形の高濃度拡散Ｈ域を
形成し、ｎエミツタ層４とすることができる （図ｆ）
、この際、ｐエミッタ層５の拡散深さよりもｎ形アノー
ドシッート領域６の拡散深さが深くなるように、拡散条
件を選ぶ必要のあることはいうまでもない０本実施例で
は、ｐエミツタ層５の拡散深さが約１０Ｑで、アノード
ショート領域６の拡散深さが約２０ｉｒｍとした。次い
で、カソード面全面に酸化膜を形成して選択的に除去し
く図ｇ）、残存した酸化膜８をマスクとして、例えば化
学的にエツチングして第２図に示したセグメント形状を
得た。
い（図８）、両主面から、例えばガリウムのようなｐ型
不純物を全面拡散し、一方の主面領域をｐベース層２と
すると共に、他方の主面領域もｐ形不純物層２１とする
（図ｂ）０次に、片面ラッピングとエツチングの併用
によりアノード側のｐ形不純物層２１を除去する。この
とき、ｐ形不純物層２１が完全に除去されるように、シ
リコン基体１０のアノード側の主面領域を拡散深さｄ分
だけ十分に除去する （図ｃＬ次いで、アノード面倒に
ｎ０バッファ層３を形成する （図ｄ）、この方法とし
ては、例えぼりんのようなｎ型不純物をイオン注入する
方法がある０本実施例はりんを加速電圧６０ｋｅｖ、ド
ーズ量ｌＸｌ０”／−でイオン注入した。さらに、アノ
ード面倒に、例えばほう素のようなｐ型不純物を全面拡
散し、ｐエミツタ層５を形成する （図ｅ）、このあと
、シリコン基体１０の表面全面に所定の膜厚の酸化膜を
形成し、選択的にエツチングすることにより、所定パタ
ーンの酸化膜７を残存させ、この残存する酸化膜７をマ
スクにして、例えぼりんのようなｎ型不純物をアノード
面側に拡散して所定領域にｎ形の高不純物濃度領域であ
るアノードショート領域６を形成する。このとき、同一
工程でカソード側の主面全面にｎ形の高濃度拡散Ｈ域を
形成し、ｎエミツタ層４とすることができる （図ｆ）
、この際、ｐエミッタ層５の拡散深さよりもｎ形アノー
ドシッート領域６の拡散深さが深くなるように、拡散条
件を選ぶ必要のあることはいうまでもない０本実施例で
は、ｐエミツタ層５の拡散深さが約１０Ｑで、アノード
ショート領域６の拡散深さが約２０ｉｒｍとした。次い
で、カソード面全面に酸化膜を形成して選択的に除去し
く図ｇ）、残存した酸化膜８をマスクとして、例えば化
学的にエツチングして第２図に示したセグメント形状を
得た。
本発明は、例えば高耐圧にもかかわらずオン電圧が低く
、かつスイッチングロスの小さいＧＴＯサイリスタのよ
うなアノードショート構造とｐ１ｎ構造を合わせ持つ半
導体装置を、両面に同一不純物を導入し片面を除去した
のち他導電形の層を積層してｐｉｎ構造とすることと、
さらに異なる導電形の層を積層したのち表面からその層
を貫通するショート領域を形成することにより、容易に
製造ができ、厚さが薄く特性のすぐれた半導体装置を得
ることができる。
、かつスイッチングロスの小さいＧＴＯサイリスタのよ
うなアノードショート構造とｐ１ｎ構造を合わせ持つ半
導体装置を、両面に同一不純物を導入し片面を除去した
のち他導電形の層を積層してｐｉｎ構造とすることと、
さらに異なる導電形の層を積層したのち表面からその層
を貫通するショート領域を形成することにより、容易に
製造ができ、厚さが薄く特性のすぐれた半導体装置を得
ることができる。
第１図は本発明の一実施例のＧＴＯサイリスタの製造工
程を示す断面図、第２図は第１図に示した工程で製造さ
れるＧＴＯサイリスタの断面図、第３図は従来のＧＴＯ
サイリスクの製造工程を示す断面図である。 １：ｎ形像不純物１度シリコン基板（ｎベース層）
２：ｐベース層、３：ｎ０バッファ層、４：ｎエミツタ
層、５：ｐエミッタ層、６：アノ第１図 第２図 第３図
程を示す断面図、第２図は第１図に示した工程で製造さ
れるＧＴＯサイリスタの断面図、第３図は従来のＧＴＯ
サイリスクの製造工程を示す断面図である。 １：ｎ形像不純物１度シリコン基板（ｎベース層）
２：ｐベース層、３：ｎ０バッファ層、４：ｎエミツタ
層、５：ｐエミッタ層、６：アノ第１図 第２図 第３図
Claims (1)
- １）第一導電形の低不純物濃度の層の両側にそれぞれ第
一導電形および第二導電形の高不純物濃度の層が隣接し
、第一導電形の高不純物濃度の層は低不純物濃度の層と
反対側に隣接して設けられる第二導電形の高不純物濃度
の層を部分的に貫通し、その層と共に主電極に接触する
半導体装置を製造する方法であって、第一導電形の低不
純物濃度の半導体基板の両主面から第二導電形の不純物
導入層を形成したのち、一主面側の不純物導入層を除去
する工程と、その主面のみから第一導電形の高濃度不純
物導入層を形成する工程と、さらに同一主面のみからそ
の高濃度不純物導入層より浅い第二導電形の高濃度不純
物導入層およびその層よりは深く前記第一導電形の高濃
度不純物導入層より浅い第一導電形の高濃度不純物導入
層を選択的に形成する工程とを具備することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21876888A JPH07109883B2 (ja) | 1988-09-01 | 1988-09-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21876888A JPH07109883B2 (ja) | 1988-09-01 | 1988-09-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0266974A true JPH0266974A (ja) | 1990-03-07 |
| JPH07109883B2 JPH07109883B2 (ja) | 1995-11-22 |
Family
ID=16725092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21876888A Expired - Lifetime JPH07109883B2 (ja) | 1988-09-01 | 1988-09-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109883B2 (ja) |
-
1988
- 1988-09-01 JP JP21876888A patent/JPH07109883B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07109883B2 (ja) | 1995-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0345435B2 (en) | Semiconductor device with a high breakdown voltage and method for its manufacture | |
| JPH09139510A (ja) | 半導体装置およびその製造方法 | |
| JPS63147368A (ja) | 両面ゲ−ト静電誘導サイリスタ及びその製造方法 | |
| JP2002305304A (ja) | 電力用半導体装置 | |
| JPH05347413A (ja) | 半導体装置の製造方法 | |
| JP3929557B2 (ja) | 半導体装置およびその製造方法 | |
| TWI237901B (en) | Schottky barrier diode and method of making the same | |
| JP3907174B2 (ja) | 半導体装置 | |
| KR0163875B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP2002261281A (ja) | 絶縁ゲートバイポーラトランジスタの製造方法 | |
| JP4366938B2 (ja) | 半導体装置 | |
| JP4951872B2 (ja) | 半導体装置の製造方法 | |
| JP4892825B2 (ja) | 半導体装置の製造方法 | |
| EP0194199B1 (en) | Double gate static induction thyristor and method for manufacturing the same | |
| JPH0266974A (ja) | 半導体装置の製造方法 | |
| JPH0982955A (ja) | 半導体装置の製法 | |
| JP2859400B2 (ja) | ゲートターンオフサイリスタの製造方法 | |
| JPH0669093B2 (ja) | 半導体素子の製造方法 | |
| JP3143874B2 (ja) | 半導体装置及びその製造方法 | |
| JP2021150405A (ja) | 炭化珪素半導体装置 | |
| JPH0136711B2 (ja) | ||
| JPH06334186A (ja) | 半導体装置の製造方法 | |
| KR20180122575A (ko) | 전력 반도체 소자의 제조 방법 | |
| JP2002324807A (ja) | 半導体装置の製造方法 | |
| JPH05129323A (ja) | 半導体装置の製造方法 |