JPH0262654A - プログラマブルマルチプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ｌＩ要 複数の小規模で独立した数値演算プロセッサ相互間を書
換可能なメモリの出力で接続ｉ制御するようにしたプロ
グラマブルマルチプロセッサに関し、用途に応じて（の
機能を変えられると共に高速処理を行えるようにするこ
とを目的とし、複数の小規模で独立した数値演算プロセ
ッサと、これらプロセッサ間相互の接続を行うスイッチ
と、これらスイッチの状態を回路動作中保持すると共に
その出力でスイッチのオンオフ［０を行うメモリより構
成され、前記プロセッサ間相互の接続状態をメモリに入
力するデータを変えることで可変とするように構成する
。

「産業上の利用分野］ 本発明は複数の小規模で独立した数値演算プロセッサ相
互間を書換可能なメモリの出力で接続制御するようにし
たプログラマブルマルチプロセッサに関する。

１従来の技術］ 最近の通信データの質、働の両面の増大は、データ処理
系の中枢部である演算処理回路に対してより高速で大容
糟でかつ高度の処理を要求しておリ、特に数値演算処理
については、実時間での処理が要求されている。このた
め、高集積が可能なＬＳＩのプロセスの使用と、高度な
制御回路による多段のバイブラインをもつ大規模な単一
のプロセッサが提供されたり、単純な機能の複数のプロ
セッサ（以下ＰＥと略す）と高度のプロセッサ間通信に
よるマルチプロセッサが開発されたりしているが、回路
の複雑化と規模の増大やコントロールするためのソフト
ウェアやファームウェアの増大等の開発コストの増加を
招いており、この開発コストの低減が必要とされている
。

従来考案されているマルチプロセッサでは、各ＰＦＩＩ
！ｉの結線は固定されている。この場合、各ＰＥが相互
に通信しコントロールするための回路を持つことで多機
能化をねらうか、又は結線により一つの機能を実現する
かに分かれている。

［発明が解決しようとする１題１ ｔｌ＠の場合、特に−度結翰されるとＬＳＩ等では作り
直さなければ別の機能を実現することができない。前者
の場合、各ＰＥのコントロール部分の回路が大規模にな
り、ＰＥの数を多くしようとすると必然的にハードの量
が増大し、高速の処理も難しくなる。

本発明はこのような課題に鑑みてなされたものであって
、用途に応じてその機能を変えられると共に高速処理を
行えるようにすることができるプログマプルマルチプロ
セッサを提供することを目的としている。

１１ｆｆｌを解決するための手段］ 第１図は本発明の原理ブロック図である。図において、
１は複数の小規模で独立した数値演算プロセッサ（ＰＥ
）、２はこれらプロセッサ１間相互の接続を行うスイッ
チ（Ｓ）、３は該スイッチ２の状態を回路動作中保持す
ると共にその出力でスイッチのオンオフ制御を行うメモ
リである。図中、スイッチ２に入っている矢印（→）は
メモリ３から与えられる切換信号である。例えばこの信
号が“１″の時にはスイッチの接点がオンに、１１０　
＃Ｉの時にはオフになるように働く。

「作用］ 先ず、図に示す回路構成で実現すべきマルチプロセッサ
の有すべき機能を決定する。それに応じて各ＰＥ間相互
の接続状態が決定される。接続状態が決定されたら、メ
モリ３にそのような接続状態を作るようにスイッチ゛２
のオンオフを！１ｌｌ１１１するためのデータを書込む
。プロセッサでの処理が終り、別の処理を行いたい場合
には、メモリ３のデータを冑換えて、別の接続形態をつ
くる。これにより、所期の目的を達成するマルチプロセ
ッサを実現することができる。

Ｉ実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図はＰＥの具体的構成例を示す図である。

図に示すように、ＰＥはＰＥ自体の演算を制御するコン
トローラ（ＣＮＴ）ｌａ、演算を行う演算ユニツＩ−（
ＡＬｔＪ＞１ｂ、データ格納用のメモリ１Ｃ及びデータ
入出力の制御を行う入出力＜１１０）インターフェイス
１ｄより構成されている。

コントローラ１ａはマルチプロセッサ全体の制御を行う
ものではなく自己の制御動作のみ司どる。

入出力インターフェイス１ｄは、並列入出力用とシリア
ル入出力用の２種類のボートを持っている。

このように、本発明を構成するＰＥは、比較的簡単なｍ
能を有する要素より構成され、それ自体で単機能のプロ
セッサとして動作する。

第３図は本発明によるマルチプロセッサシステムの一実
施例を示すブロック図である。メモリは省略されている
。図に示すブロック図は、メモリ３のデータにより接続
が決められた猪の状態を示している。このように構成さ
れたシステムで、特定用途用のマルチプロセッサシステ
ムを実現することができる。

第４図は本発明によるマルチプロセッサシステムの他の
実施例を示すブロック図で、非巡回型（Ｆｉｎｉｔｅ　
　Ｔｍｏｕｌｓｅ　　Ｒｅｓｐｏｎｓｅ）フィルタを構
成したものである。図に示す例は、メモリ３（図示せず
）により横方向のみにＰＥを接続しており、各ＰＥはフ
ィルタのタップ１個分を処理するようになっている。各
ＰＥの内部では、−時的にデータをメモリに蓄えること
によるデータ遅延（Ｄ）１１と、データの暖みづけを乗
算で行う乗算部１２とこれら２つのデータを加算する加
算部１３が構成されており、データ遅延１１と乗算部１
２の出力を加算部１３で加算することにより、フィルタ
ー段の動作が行われる７図に示す例は３タツプのフィル
タであり、メモリのデータを代えてＰＥの接続が増えれ
ば、高次のフィルタが構成できる。

［発明の効果 以上、詳細に説明したように、本発明によれば接続スイ
ッチの状態をメモリで設定することにより、用途に応じ
てその機能を変えられると共に高速処理を行えるように
することができるブＯグラマプルマルチプロセッサを提
供することができる。

本発明は、特に繰返し処理を多用するようなディジタル
信号処理のフィルタ等を実現する場合に効果があり、ハ
ードウェアが単純で高度の処理を行うことができる。ま
た、ＰＥ間のネットワークも必要なものだけに設定でき
るので、高速動作も可能となる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図はＰＥの具体的構成例を示す図、第３図は本発明
によるマルチプロセッサシステムの一実施例を示すブロ
ック図、 第４図は本発明によるマルチプロセッサシステムの他の
実施例を示すブロック図である。 １はＰＥ。 ２はスイッチ、 ３はメモリである。 特許出願人　　　富　　士　　通　　株　　式　　会　
　社代　　理　　人　　　　　弁理士　　　井　　島　
　藤　　胎外１名 ＰＥの具体的１戚＠１１を示す図 第２図 ブ 本尭明■原曙ブロック図 角乾　１　区 本発明１：よるマルチプロセッサシステム〇−実＆Ｈを
示すブロック図角勾３　区

Claims (1)

1. 【特許請求の範囲】 複数の小規模で独立した数値演算プロセッサ（１）と、 これらプロセッサ（１）間相互の接続を行うスイッチ（
   ２）と、 これらスイッチ（２）の状態を回路動作中保持すると共
   にその出力でスイッチのオンオフ制御を行うメモリ（３
   ）より構成され、 前記プロセッサ（１）間相互の接続状態をメモリ（３）
   に入力するデータを変えることで可変としたことを特徴
   とするプログラマブルマルチプロセッサ。