JPH025563A - バイポーラcmos複合回路 - Google Patents

バイポーラcmos複合回路

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Publication number
JPH025563A
JPH025563A JP63157298A JP15729888A JPH025563A JP H025563 A JPH025563 A JP H025563A JP 63157298 A JP63157298 A JP 63157298A JP 15729888 A JP15729888 A JP 15729888A JP H025563 A JPH025563 A JP H025563A
Authority
JP
Japan
Prior art keywords
voltage
channel transistor
transistor
terminal
output
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Pending
Application number
JP63157298A
Other languages
English (en)
Inventor
Tadahide Takada
高田 正日出
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH025563A publication Critical patent/JPH025563A/ja
Pending legal-status Critical Current

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  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラCMOSI金回路に関し、特にバ
イポーラトランジスタとCMOSトランジスタを基本回
路内で複合させたバイポーラCMOS複合回路に関する
〔従来の技術〕
バイポーラトランジスタとCMOSトランジスタを基本
回路内で複合するバイポーラCMOS複合回路は、直流
パスがなく、CMO8回路並回路紙消費電力で、バイポ
ーラ回路並みの高速性を実現できる。
第3図は従来の回路の一例を示す回路図である。このよ
うなバイポーラCMOS複合回路は、例えば、日経エレ
クトロニクス誌、1986年12月発行、12つ頁〜1
46頁に記載されたもの等がある。すなわち、第3図に
示すように、NPN)ランジスタフのコレクタは電源端
子9に、エミッタは出力端子2に、ベースはPチャネル
トランジスタ3のトレインに接続される。NPNトラン
ジスタ8のコレクタは出力端子2及びNチャネルトラン
ジスタ5のドレインに、ベースはNチャネルトランジス
タ5のソースに、エミッタは接地端子10に接続される
。Pチャネルトランジスタ3のドレインはNPNトラン
ジスタ7のベース及び抵抗又はMOSトランジスタから
なるインピーダンス素子4に、ソースは電源端子9に、
ゲートは入力端子1に接続される。Nチャネルトランジ
スタ5のトレインは出力端子2に、ソースはNPN)ラ
ンジスタ8のベース及びインピーダンス素子6、ゲート
は入力端子1に接続される。
これによりPチャネルトランジスタ3とNチャネルトラ
ンジスタ5でCMOSインバータを構成し、NPNトラ
ンジスタ7とNPN)−ランジスタ8により負荷を駆動
することになる。
次に、この回路の動作を説明する。第2図に示すように
、入力端子1への入力レベルがローレベルにスイッチす
ると、Pチャネルトランジスタ3がオン状態になり、節
点N1の電圧は電源電圧VCCに充電されるため、NP
Nトランジスタ7が導通し、出力レベルは、はぼ接地電
位から電源電圧V。C近くまでになるが、完全には電源
電圧VCCまで上がらず、NPNトランジスタ7のベー
ス・エミッタ間のビルトイン電圧VBE分だけ下がった
電圧、すなわち■。。−VBoまでしか上がらない。
一方、人力レベルがハイレベルにスイッチすると、Nチ
ャネルトランジスタ5がオン状態になり、節点N2の電
圧は出力端子と同電位に充電されるため、NPNトラン
ジスタ8が導通し、出力レベルは、はぼ接地電位近くに
なるが、この時も完全には接地電源にはならず、ビルト
イン電圧VBEまでにしか下がらない。
〔発明が解決しようとする課題〕
しかしながら、一般にバイポーラCMOS複合回路を用
いてダイナミック回路を駆動させる場合、出力電圧とし
て高レベル電圧は電源電圧VCC5低レベルは接地電圧
にまで完全に達することが望ましい。すなわち、例えば
ダイナミ・ンク回路として、Nチャネルトランジスタを
介してキャパシタに電荷を記憶させる回路の場合、電荷
の書込時において、Nチャネルトランジスタのゲートに
できるだけ高い電圧を印加し、書込電圧を高くすること
が必要であり、逆に電荷を記憶させておく場合には、N
チャネルトランジスタのゲート電圧をできるだけ低くし
てトランジスタを完全に非導通にさせる必要がある。従
って、上述した従来のバイポーラCMOS複合回路では
、その出力電圧の振幅がVB)、からVCCVBEまで
の幅であるため、上記ダイナミック回路の書き込みに対
して、VBEだけ書込電圧が下がるとともに、記憶電荷
を保持させておく場合には、Nチャネルトランジスタの
ゲート電圧がVB。であるなめ、ソース・ドレ・イン間
に微量な電流が流れ、電荷の保持時間が短くなってしま
う欠点があった。
本発明の目的は、低消費電力で、高駆動能力を有する特
徴を保持しつつ、その出力電圧として接地電圧から電源
電圧V。0までの全振幅出力電圧を得ることが可能なバ
イポーラCMOS複合回路を提供することにある。
〔課題を解決するための手段〕
本発明のバイポーラCMOS複合回路は、バイポーラト
ランジスタと0MO3)−ランジスタを基本回路内で複
合し負荷を前記バイポーラトランジスタにより駆動する
バイポーラCMOS複合回路において、ゲートを入力端
子にソースを電源端子にドレインを出力端子に接続され
たー導電型MOSトランジスタと、ゲートを前記入力端
子にソースを接地端子にトレインを前記出力端子に接続
された逆導電型MOSトランジスタを含んで構成される
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
第1図は本発明の一実施例を示す回路図である。同図に
示すように、第3図に示した従来のバイポーラCMOS
複合回路に、Pチャネルトランジスタ11及びNチャネ
ルトランジスタ12を加えた構成となっている。すなわ
ち、Pチャネルトランジスタ11のソースは電源端子9
に、ゲートは入力端子1に、ドレインは出力端子2に接
続される。Nチャネルトランジスタ12のソースは接地
端子10に、ゲートは入力端子1に、トレインは出力端
子2に接続される。
次に、本実施例のバイポーラCMOS複合回路の動作を
説明する。第2図は本発明及び従来例の回路の入出力電
圧特性を示す相関図である。入力レベルがハイレベルか
らローレベルにスイッチすると、Pチャネルトランジス
タ3がオン状態になり、節点N1の電圧は電源電圧Vc
cに充電されるため、NPNトランジスタ7が導通し、
出力端子2の出力電圧は、VCCVBEまで高速に上昇
し、更に本発明では、Pチャネルトランジスタ11が導
通状態にあるため、出力電圧が電源電位V。0まで完全
に上昇することになる。次に、入力レベルがローレベル
からハイレベルにスイッチすると、Nチャネルトランジ
スタ5がオン状態になり、節点N2の電圧は出力端子と
同電位に充電されるため、NPNトランジスタ8が導通
し、出力端子2の出力電圧はVBEに下がり、更にNチ
ャネルトランジスタ12により接地電圧まで完全に下が
る。
本発明のバイポーラCMO8複合回路において、接地電
位から電源電位V。0までの全振幅動作のうち、V88
からVcC−VB2までの電圧振幅動作は主にバイポー
ラトランジスタによって高速に行なわれ、スタティック
回路の駆動にはこの電圧振幅で十分である。この後のV
BEから接地電位と、VC,、−VBEから電源電位V
ccまでの振幅動作は、本発明により付加されたCMO
Sトランジスタにより行なわれ、ダイナミック回路の駆
動にはこの全電圧振幅が用いられる9 〔発明の効果〕 以上説明したように、本発明は、バイポーラトランジス
タとCMO3)−ランジスタを基本回路内で複合させた
従来のバイポーラCMO9複合回路に、ゲートを入力端
子に、ドレインを出力端子にそれぞれ接続したPチャネ
ルトランジスタ及びNチャネルトランジスタからなるC
MOSトランジスタ回路を付加することにより、低消費
電力で、高駆動能力を有するバイポーラCMO3複合回
路特徴を保持しつつ、その出力電圧として接地電圧から
電源電圧Vcoまでの全振幅出力電圧を得ることが可能
になるため、従来のスタティック回路に限らす、ダイナ
ミック回路を駆動した場合にも、記憶データの保持特性
を低下させないことが可能となる効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例を示す回路図、第2図は本発
明及び従来例の回路の入出力電圧特性を示す相関図、第
3図は従来の回路の一例を示す回路図である。 1・・・・・・入力端子、2・・・・・・出力端子、3
・・・・・・Pチャネルトランジスタ、4・・・・・・
インピーダンス素子、5・・・・・・Nチャネルトラン
ジスタ、6・旧・・インピーダンス素子、7,8・・・
・・・NPN)−ランジスタ、9・・・・・・電源端子
、1o・・・・・・接地端子、11・・・・・・Pチャ
ネルトランジスタ、12・・・・・・Nチャネルトラン
ジスタ。 第 1 図

Claims (1)

    【特許請求の範囲】
  1. バイポーラトランジスタとCMOSトランジスタを基本
    回路内で複合し負荷を前記バイポーラトランジスタによ
    り駆動するバイポーラCMOS複合回路において、ゲー
    トを入力端子にソースを電源端子にドレインを出力端子
    に接続された一導電型MOSトランジスタと、ゲートを
    前記入力端子にソースを接地端子にドレインを前記出力
    端子に接続された逆導電型MOSトランジスタを含むこ
    とを特徴とするバイポーラCMOS複合回路。
JP63157298A 1988-06-24 1988-06-24 バイポーラcmos複合回路 Pending JPH025563A (ja)

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JP63157298A JPH025563A (ja) 1988-06-24 1988-06-24 バイポーラcmos複合回路

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JP63157298A JPH025563A (ja) 1988-06-24 1988-06-24 バイポーラcmos複合回路

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JPH025563A true JPH025563A (ja) 1990-01-10

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ID=15646609

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JP63157298A Pending JPH025563A (ja) 1988-06-24 1988-06-24 バイポーラcmos複合回路

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