JPH0254993A - 配線基板の製造方法 - Google Patents
配線基板の製造方法Info
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- JPH0254993A JPH0254993A JP20673688A JP20673688A JPH0254993A JP H0254993 A JPH0254993 A JP H0254993A JP 20673688 A JP20673688 A JP 20673688A JP 20673688 A JP20673688 A JP 20673688A JP H0254993 A JPH0254993 A JP H0254993A
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Landscapes
- Manufacturing Of Printed Wiring (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
配線基板の製造方法に係り、特にポリイミド樹脂よりな
る絶縁股上に金属導体膜よりなる配線パターンを形成す
る方法に関し、 ポリイミド膜上に金属導体膜を直接形成しても密着力と
絶縁抵抗が低下しない配線基板の製造方法を提供するこ
とを目的とし、 基板上にポリイミド膜よりなる絶縁層と金属導体よりな
る配線パターンとを順次形成するに際して、基板にポリ
イミド膜を塗着した後、該ポリイミド膜の全表面に逆ス
パッタリングを行い、しかる後に金属４体膜を被着して
所定の配線パターンに形成し、その後に表面に露呈した
ポリイミド膜にＯｚプラズマアッシング処理を行う構成
である。
る絶縁股上に金属導体膜よりなる配線パターンを形成す
る方法に関し、 ポリイミド膜上に金属導体膜を直接形成しても密着力と
絶縁抵抗が低下しない配線基板の製造方法を提供するこ
とを目的とし、 基板上にポリイミド膜よりなる絶縁層と金属導体よりな
る配線パターンとを順次形成するに際して、基板にポリ
イミド膜を塗着した後、該ポリイミド膜の全表面に逆ス
パッタリングを行い、しかる後に金属４体膜を被着して
所定の配線パターンに形成し、その後に表面に露呈した
ポリイミド膜にＯｚプラズマアッシング処理を行う構成
である。
本発明は配線基板の製造方法に係り、特にポリイミド樹
脂よりなる絶縁膜上に金属導体膜よりなる配線パターン
を密着性良く形成する方法に関する。
脂よりなる絶縁膜上に金属導体膜よりなる配線パターン
を密着性良く形成する方法に関する。
電子装置の高密度化に伴い、配線基板の小型化が進み、
配線パターンの多層化が要求される。
配線パターンの多層化が要求される。
特に薄膜ハイブリット集積回路等においては、セラミッ
ク基板上に多層に導体パターンを高密度に形成する必要
がある。これらの多層導体間の絶縁層として被着が容易
で優れた耐熱性を有するポリイミドが広く用いられるで
いるが、上層の導体膜との密着性の向上が切望されてい
る。
ク基板上に多層に導体パターンを高密度に形成する必要
がある。これらの多層導体間の絶縁層として被着が容易
で優れた耐熱性を有するポリイミドが広く用いられるで
いるが、上層の導体膜との密着性の向上が切望されてい
る。
従来、絶縁層としてポリイミド系樹脂を用いた多層配線
基板の形成方法においては、ポリイミド層とその上に形
成される金属の配線導体層（例えばＣｒ ／ Ｃｕ 、
Ｔ ｉ ／ Ｃｕ膜等）との密着力が低いため、ポリ
イミド膜上に直接金属導体層を形成せず、Ｓｉｎｇなど
の無機膜をコーティングした上に、金属導体層を被着せ
しめて密着力を向上させる製造方法がとられている。
基板の形成方法においては、ポリイミド層とその上に形
成される金属の配線導体層（例えばＣｒ ／ Ｃｕ 、
Ｔ ｉ ／ Ｃｕ膜等）との密着力が低いため、ポリ
イミド膜上に直接金属導体層を形成せず、Ｓｉｎｇなど
の無機膜をコーティングした上に、金属導体層を被着せ
しめて密着力を向上させる製造方法がとられている。
上記従来の層構成を有する配線基板においては、多層化
された配線パターンの層間を接続するために、ポリイミ
ドの絶縁層のみならずその上のＳｉ０を膜にも、ホトリ
ソにより窓を開けるためのパターン形成を行う必要があ
り、製造プロセスの複雑化によりコストアップするとい
う問題点があった。
された配線パターンの層間を接続するために、ポリイミ
ドの絶縁層のみならずその上のＳｉ０を膜にも、ホトリ
ソにより窓を開けるためのパターン形成を行う必要があ
り、製造プロセスの複雑化によりコストアップするとい
う問題点があった。
また有機材料であるポリイミド膜と無機材料である５ｉ
０２膜とでは熱膨張係数に大きな違いがあるため、上層
の脆いＳｌＯ！膜にクラックが発生するという問題点も
あった。
０２膜とでは熱膨張係数に大きな違いがあるため、上層
の脆いＳｌＯ！膜にクラックが発生するという問題点も
あった。
本発明は上記問題点に鑑み創出されたもので、ポリイミ
ド膜上に金属導体膜を直接形成しても密着力と絶縁抵抗
が低下しない配線基板の製造方法を提供することを目的
とする。
ド膜上に金属導体膜を直接形成しても密着力と絶縁抵抗
が低下しない配線基板の製造方法を提供することを目的
とする。
上記問題点は、
基板上にポリイミド膜よりなる絶縁層と金属導体よりな
る配線パターンとを順次形成するに際して、 基板にポリイミド膜を塗着した後、該ポリイミド膜の全
表面に逆スパッタリングを行い、しかる後に金属導体膜
を被着して所定の配線パターンに形成し、その後に表面
に露呈したポリイミド膜に０□プラズマアッシング処理
を行うことを特徴とする本発明の配線基板の製造方法に
より解決される。
る配線パターンとを順次形成するに際して、 基板にポリイミド膜を塗着した後、該ポリイミド膜の全
表面に逆スパッタリングを行い、しかる後に金属導体膜
を被着して所定の配線パターンに形成し、その後に表面
に露呈したポリイミド膜に０□プラズマアッシング処理
を行うことを特徴とする本発明の配線基板の製造方法に
より解決される。
塗着されたポリイミド膜を逆スパツタすることにより、
衝突イオンで表面が活性化されるので、その上に被着さ
れる金属導体膜の密着度が向上する。
衝突イオンで表面が活性化されるので、その上に被着さ
れる金属導体膜の密着度が向上する。
そしてこの導体膜をパターン形成することによって表面
に露呈するポリイミド膜の絶縁絶縁抵抗は本来のポリイ
ミド樹脂のそれより低下するが、Ｏｚプラズマアッシン
グ処理によりポリイミド表面層を微小にエツチングする
ことにより、本来の値に回復して、密着性と絶縁抵抗が
良好な絶縁膜を得ることができる。
に露呈するポリイミド膜の絶縁絶縁抵抗は本来のポリイ
ミド樹脂のそれより低下するが、Ｏｚプラズマアッシン
グ処理によりポリイミド表面層を微小にエツチングする
ことにより、本来の値に回復して、密着性と絶縁抵抗が
良好な絶縁膜を得ることができる。
以下添付図により本発明の詳細な説明する。
第１図は本発明の実施例の工程を示す側断面図、第２図
はポリイミド膜の特性を示す図である。
はポリイミド膜の特性を示す図である。
まず第１図（ａ）に示す如（グレーズドアルミナ等より
なる基Ｆｉｌ上にＣｒ （１０００人）／Ｃｕ（数ｐ
ｍ） ／ Ｃｒ （１０００人）の３層構造よりなる第
１の導体膜をスパッタリングにより被着させたのち、ホ
トリソグラフィによりパターン形成グして所望の第一配
線パターン２を形成する。次いでその上にポリイミドの
液状プレポリマをスピンコータで１０〜３０μｍの厚さ
に塗布し所定にベーキングを行ってポリイミド膜３を全
面に被着させ、必要に応じてホトリソグラフィにより後
から上層に被着される第二の配線パターンとの接続箇所
のポリイミド膜に窓開けして第一配線パターンを露呈さ
せる。
なる基Ｆｉｌ上にＣｒ （１０００人）／Ｃｕ（数ｐ
ｍ） ／ Ｃｒ （１０００人）の３層構造よりなる第
１の導体膜をスパッタリングにより被着させたのち、ホ
トリソグラフィによりパターン形成グして所望の第一配
線パターン２を形成する。次いでその上にポリイミドの
液状プレポリマをスピンコータで１０〜３０μｍの厚さ
に塗布し所定にベーキングを行ってポリイミド膜３を全
面に被着させ、必要に応じてホトリソグラフィにより後
から上層に被着される第二の配線パターンとの接続箇所
のポリイミド膜に窓開けして第一配線パターンを露呈さ
せる。
（この部分は図示省略）
次に上記基板をスパッタ装置にセットし、第１図（ｂ）
に示す如く、ポリイミド膜３０表面３゛にＡｒイオンに
よる逆スパッタリングを数分間、数百〜ＩＫＷで行いポ
リイミド膜の表面を清浄化すると共に若干粗面化する。
に示す如く、ポリイミド膜３０表面３゛にＡｒイオンに
よる逆スパッタリングを数分間、数百〜ＩＫＷで行いポ
リイミド膜の表面を清浄化すると共に若干粗面化する。
そしてその後同−スバッタ装置によりＣｕ（数ｐ ｍ）
／ Ｃｒ （１０００人）よりなる第二の導体膜４Ａ
をスパッタリングにより被着させる。
／ Ｃｒ （１０００人）よりなる第二の導体膜４Ａ
をスパッタリングにより被着させる。
そしてホトリソグラフィによりパターンニングして、第
１図（ｃ）に示す如く、所定の配線パターン以外の部分
を除去してポリイミド絶縁層３を露呈させて第二の配線
パターン４を形成する。
１図（ｃ）に示す如く、所定の配線パターン以外の部分
を除去してポリイミド絶縁層３を露呈させて第二の配線
パターン４を形成する。
次いで、円筒形プラズマ装置などを用いて、上記露呈さ
れたポリイミド膜の表面を含む全表面を酸素ラジカルに
数分間曝してＯＸプラズマアッシング処理を行う。これ
により逆スパッタリングで粗されたポリイミド膜の表面
は数１００人の厚さにわたって灰化されて除去され、第
二の配線パターン４の隣接パターン間の絶縁性能が向上
する。
れたポリイミド膜の表面を含む全表面を酸素ラジカルに
数分間曝してＯＸプラズマアッシング処理を行う。これ
により逆スパッタリングで粗されたポリイミド膜の表面
は数１００人の厚さにわたって灰化されて除去され、第
二の配線パターン４の隣接パターン間の絶縁性能が向上
する。
そして第二の配線パターン４上のレジスト５をウェット
処理で剥離して、本発明の配線基板が完成する。
処理で剥離して、本発明の配線基板が完成する。
第２図は、上記により形成されたポリイミド膜の特性を
示す図である。
示す図である。
同図（ａ）はポリイミド絶縁膜上に形成された配線パタ
ーンの密着強度を示すデータで、所定幅の配線パターン
に半田付けしたリード線を表面に沿って引っ張り、配線
パターンがポリイミド膜から剥離した時の引剥し力を測
定して正規確率紙にプロットしたものである。直ｉＡは
ポリイミド絶縁膜に逆スパッタリングを行った本発明の
製造方法によるもので中心値約４００ｇを有し、逆スパ
ッタリ・ングなしの引剥がし力Ｂの約２００ｇに対して
２倍に向上していることを示している。
ーンの密着強度を示すデータで、所定幅の配線パターン
に半田付けしたリード線を表面に沿って引っ張り、配線
パターンがポリイミド膜から剥離した時の引剥し力を測
定して正規確率紙にプロットしたものである。直ｉＡは
ポリイミド絶縁膜に逆スパッタリングを行った本発明の
製造方法によるもので中心値約４００ｇを有し、逆スパ
ッタリ・ングなしの引剥がし力Ｂの約２００ｇに対して
２倍に向上していることを示している。
また同図（ｂ）は導体膜を対向する櫛歯形パターンとな
るようポリイミド膜上に形成して、隣接パターン間の絶
縁抵抗を測定したもので、逆スパッタリングにより１０
７Ωに低下した抵抗値Ｂがその後の０２プラズマアッシ
ング処理を行うことにより抵抗値Ａが１０１１Ωとなり
、逆スパッタリングを行う前の抵抗値Ｃと同等の値まで
回復することを示している。
るようポリイミド膜上に形成して、隣接パターン間の絶
縁抵抗を測定したもので、逆スパッタリングにより１０
７Ωに低下した抵抗値Ｂがその後の０２プラズマアッシ
ング処理を行うことにより抵抗値Ａが１０１１Ωとなり
、逆スパッタリングを行う前の抵抗値Ｃと同等の値まで
回復することを示している。
なおこのようにして形成されたポリイミド膜上の配線パ
ターンは、十分な密着強度を有するため、配線基板への
入出力端子としてのリードピンを直接半田付けする接続
パッドとして使用できることが確認されている。
ターンは、十分な密着強度を有するため、配線基板への
入出力端子としてのリードピンを直接半田付けする接続
パッドとして使用できることが確認されている。
３゛−・・ポリイミド膜の表面、
ン、
５−・−レジスト、
である。
４−・・第二の配線パター
４八−金属の導体膜、
〔発明の効果〕
以上説明した如く、本発明によればポリイミド絶縁膜上
に直接形成された導体パターンにおいて、パターン間の
絶縁特性を劣化させることなく、密着強度を向上させる
ことが可能となり、薄膜ハイプリントＩＣ等に用いる多
層配線基板の性能向上に顕著な効果がある。
に直接形成された導体パターンにおいて、パターン間の
絶縁特性を劣化させることなく、密着強度を向上させる
ことが可能となり、薄膜ハイプリントＩＣ等に用いる多
層配線基板の性能向上に顕著な効果がある。
第１図は本発明の実施例の工程を示す側断面図、第２図
はポリイミド膜の特性を示す図、である。 図において、 １−・・基板、 ２・・−第一の配線パ
ターン、 ３−ポリイミド膜、（１
１１１）ボ。 イド嘆堡魂 （ｂ）逆ズパ・／り蹟莫二〇耘ｇ灸被蔦（Ｃ）’！、二
の配樫粱ノぐター／形〜唆の（ｈ７”ｆｔズ′マ丁・・
／シング ー≦発ｅ’Ａ）寅施例のニオＦト水イ狙１計ω回第 ７
ｆ 図 （ｃＬ）資ｉ喋パターンの曾羞強度 Ｃｂ）パターン唄の桔６特・賎
はポリイミド膜の特性を示す図、である。 図において、 １−・・基板、 ２・・−第一の配線パ
ターン、 ３−ポリイミド膜、（１
１１１）ボ。 イド嘆堡魂 （ｂ）逆ズパ・／り蹟莫二〇耘ｇ灸被蔦（Ｃ）’！、二
の配樫粱ノぐター／形〜唆の（ｈ７”ｆｔズ′マ丁・・
／シング ー≦発ｅ’Ａ）寅施例のニオＦト水イ狙１計ω回第 ７
ｆ 図 （ｃＬ）資ｉ喋パターンの曾羞強度 Ｃｂ）パターン唄の桔６特・賎
Claims (1)
- 【特許請求の範囲】 基板（１）上にポリイミド膜（３）よりなる絶縁層と金
属導体よりなる配線パターン（４）とを順次形成するに
際して、 前記基板（１）にポリイミド膜（３）を塗着した後、該
ポリイミド膜（３）の全表面に逆スパッタリングを行い
、しかる後に金属導体膜（４Ａ）を被着して所定の配線
パターン（４）に形成し、その後に表面に露呈したポリ
イミド膜（３）にＯ＿２プラズマアッシング処理を行う
ことを特徴とする配線基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20673688A JP2530008B2 (ja) | 1988-08-19 | 1988-08-19 | 配線基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20673688A JP2530008B2 (ja) | 1988-08-19 | 1988-08-19 | 配線基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0254993A true JPH0254993A (ja) | 1990-02-23 |
| JP2530008B2 JP2530008B2 (ja) | 1996-09-04 |
Family
ID=16528252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20673688A Expired - Lifetime JP2530008B2 (ja) | 1988-08-19 | 1988-08-19 | 配線基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2530008B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000008730A1 (en) * | 1998-08-07 | 2000-02-17 | Lasertron, Inc. | Electro-optical semiconductor device with a polyimide/silicon oxide bi-layer beneath a metal contact layer |
| US7006590B2 (en) | 2000-06-08 | 2006-02-28 | Zarlink Semiconductor Inc. | Timing circuit with dual phase locked loops |
| JP2006170707A (ja) * | 2004-12-14 | 2006-06-29 | Nissan Motor Co Ltd | 圧力センサおよびその製造方法 |
-
1988
- 1988-08-19 JP JP20673688A patent/JP2530008B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000008730A1 (en) * | 1998-08-07 | 2000-02-17 | Lasertron, Inc. | Electro-optical semiconductor device with a polyimide/silicon oxide bi-layer beneath a metal contact layer |
| US6365968B1 (en) | 1998-08-07 | 2002-04-02 | Corning Lasertron, Inc. | Polyimide/silicon oxide bi-layer for bond pad parasitic capacitance control in semiconductor electro-optical device |
| US7006590B2 (en) | 2000-06-08 | 2006-02-28 | Zarlink Semiconductor Inc. | Timing circuit with dual phase locked loops |
| JP2006170707A (ja) * | 2004-12-14 | 2006-06-29 | Nissan Motor Co Ltd | 圧力センサおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2530008B2 (ja) | 1996-09-04 |
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