JPH0249292A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPH0249292A JPH0249292A JP63198868A JP19886888A JPH0249292A JP H0249292 A JPH0249292 A JP H0249292A JP 63198868 A JP63198868 A JP 63198868A JP 19886888 A JP19886888 A JP 19886888A JP H0249292 A JPH0249292 A JP H0249292A
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- JP
- Japan
- Prior art keywords
- dram
- circuit
- address
- addresses
- memory capacity
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 9
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、メモリ回路に関し、特に、メモリ容量の異な
るＤＲＡＭ（ダイナミックランダムメモリ）素子の混在
するメモリ回路に間する。
るＤＲＡＭ（ダイナミックランダムメモリ）素子の混在
するメモリ回路に間する。
［従来の技術］
従来のメモリ回路は、単一の制御回路に対して、単一メ
モリ容量のＤＲＡＭ素子で構成されていた。
モリ容量のＤＲＡＭ素子で構成されていた。
第３図は、従来のメモリ回路のブロック図、第４図は、
第３図のメモリ回路におけるアドレスセレクタ回路の詳
細ブロック図である。
第３図のメモリ回路におけるアドレスセレクタ回路の詳
細ブロック図である。
同図において、３１１は２２（０°”ｂｉｔＤＲＡＭ素
子、３２１は２２＋ｎ″”’ｂ ｉ ｔＤＲＡＭ素子、
３３１は２”ｂ ｉ ｔ Ｄ ＲＡＭ素子である。一方
、３１２．３２２，３３２は各ＤＲＡＭ３１１，３２１
．３３１を制御するＤＲＡＭ制御回路である。
子、３２１は２２＋ｎ″”’ｂ ｉ ｔＤＲＡＭ素子、
３３１は２”ｂ ｉ ｔ Ｄ ＲＡＭ素子である。一方
、３１２．３２２，３３２は各ＤＲＡＭ３１１，３２１
．３３１を制御するＤＲＡＭ制御回路である。
そして、ＤＲＡＭ制御回路３１２，３２２，３３２内に
おいて、３１３は２””” ｂ ｉ ｔ Ｄ ＲＡＭ素
子用アドレスセレクタ回路、３２３は２２＋ｎ４１１ｂ
ｉｔＤＲＡＭ素子用アドレスセレクタ回路、３３３は２
２°ｂｉｔＤＲＡＭ素子用アドレスセレクタ回路である
。また、３１４はタイミング回路、３］５はＤＲＡＭセ
レクセロ９．３１６，３２６゜３３６はアドレス線、３
１．７，３２７，３３７は制御線、３１８はリフレッシ
ュ回路である。
おいて、３１３は２””” ｂ ｉ ｔ Ｄ ＲＡＭ素
子用アドレスセレクタ回路、３２３は２２＋ｎ４１１ｂ
ｉｔＤＲＡＭ素子用アドレスセレクタ回路、３３３は２
２°ｂｉｔＤＲＡＭ素子用アドレスセレクタ回路である
。また、３１４はタイミング回路、３］５はＤＲＡＭセ
レクセロ９．３１６，３２６゜３３６はアドレス線、３
１．７，３２７，３３７は制御線、３１８はリフレッシ
ュ回路である。
第３図に示すように、従来のメモリ回路では、メモリ容
量の異なるＤＲＡＭ素子ごとに別個の制御回路を必要と
していた。
量の異なるＤＲＡＭ素子ごとに別個の制御回路を必要と
していた。
［解決すべき問題点コ
上述した従来のメモリ回路は、メモリ容量の大きいＤＲ
ＡＭ素子とメモリ容量の小さいＤＲＡＭ素子を混在した
場合には、それぞれのＤＲＡＭ素子に対してそれぞれ別
個に制御回路が必要となるという問題点があった。
ＡＭ素子とメモリ容量の小さいＤＲＡＭ素子を混在した
場合には、それぞれのＤＲＡＭ素子に対してそれぞれ別
個に制御回路が必要となるという問題点があった。
また、単一の制御回路に対して単一メモリ容量のＤＲＡ
Ｍ素子の制御しか行なえないため、メモリ容量の大きい
ＤＲＡＭ素子を用いてメモリ回路を構成すると、システ
ムで必要とするメモリ容量よりはるかに大きいメモリ容
量となり、また、メモリ容量の小さいＤＲＡＭ素子を用
いてメモリ回路を構成するとＤＲＡＭ素子の使用数量が
多くなるという問題点もあった。
Ｍ素子の制御しか行なえないため、メモリ容量の大きい
ＤＲＡＭ素子を用いてメモリ回路を構成すると、システ
ムで必要とするメモリ容量よりはるかに大きいメモリ容
量となり、また、メモリ容量の小さいＤＲＡＭ素子を用
いてメモリ回路を構成するとＤＲＡＭ素子の使用数量が
多くなるという問題点もあった。
本発明は、上記問題点にかんがみてなされたもので、メ
モリ容量の異なる複数のＤＲＡＭ素子を単一の制御回路
で制御せしめるメモリ回路の提供を目的とする。
モリ容量の異なる複数のＤＲＡＭ素子を単一の制御回路
で制御せしめるメモリ回路の提供を目的とする。
［問題点の解決手段］
上記目的を達成するため、本発明のメモリ回路は、複数
のメモリ容量の異なるＤＲＡＭ素子と、各ＤＲＡＭ素子
を制御する単一の制御回路とを具備するメモリ回路にお
いて、上記制御回路は、ＤＲＡＭ素子のリフレッシュを
制御するリフレッシュ回路と、ＲＡＳ信号とＣＡＳ信号
とＷＥ倍信号アドレスの切替タイミングおよびリフレッ
シュを行なうタイミングを制御するタイミング回路と、
アクセスするＤＲＡＭ素子を選択するＤＲＡＭセレクセ
ロ９と、ＤＲＡＭ素子に対するアドレスとしてメモリ容
量の最小のＤＲＡＭ素子に合わせてＲＡＳアドレスとＣ
ＡＳアドレスに分離するとともに、メモリ容量の大きい
ＤＲＡＭ素子に対してはまず最小のＤＲＡＭ素子と同じ
ＲＡＳアドレスとＣＡＳアドレスを使用し、不足（）て
いるアトｌメスでさらにＲＡ ＳアドレスとＣＡＳアド
レスに分離し、またリフレッシュアドレスはメモリ容量
の最大のＤＲＡＭに合わせてリフレッシュ回路で決定さ
れたものを使用して上記タイミング回路によるタイミン
グで選択するアドレスセレクタ回路とを備えた構成とし
である。
のメモリ容量の異なるＤＲＡＭ素子と、各ＤＲＡＭ素子
を制御する単一の制御回路とを具備するメモリ回路にお
いて、上記制御回路は、ＤＲＡＭ素子のリフレッシュを
制御するリフレッシュ回路と、ＲＡＳ信号とＣＡＳ信号
とＷＥ倍信号アドレスの切替タイミングおよびリフレッ
シュを行なうタイミングを制御するタイミング回路と、
アクセスするＤＲＡＭ素子を選択するＤＲＡＭセレクセ
ロ９と、ＤＲＡＭ素子に対するアドレスとしてメモリ容
量の最小のＤＲＡＭ素子に合わせてＲＡＳアドレスとＣ
ＡＳアドレスに分離するとともに、メモリ容量の大きい
ＤＲＡＭ素子に対してはまず最小のＤＲＡＭ素子と同じ
ＲＡＳアドレスとＣＡＳアドレスを使用し、不足（）て
いるアトｌメスでさらにＲＡ ＳアドレスとＣＡＳアド
レスに分離し、またリフレッシュアドレスはメモリ容量
の最大のＤＲＡＭに合わせてリフレッシュ回路で決定さ
れたものを使用して上記タイミング回路によるタイミン
グで選択するアドレスセレクタ回路とを備えた構成とし
である。
［実施例コ
以下、図面にもとづいて本発明の詳細な説明する。
第１図は、本発明の一実施例に係るメモリ回路のブロッ
ク図、第２図は第１図のメモリ回路におけるアドレスセ
レクタ回路の詳細ブロック図である。
ク図、第２図は第１図のメモリ回路におけるアドレスセ
レクタ回路の詳細ブロック図である。
第１図におイテ、１１１は２２”” ｂ ｉ ｔ （７
） ＤＲＡＭ素子であり、メモリアドレスとして２ ＋
ｎ ＋ ２１ 本を必要とする。また、１２１は２
２＋ｎ＋２１ｂｉ ｊのＤＲＡＭ素子であり、メモリア
ドレスは２ｔｎ゛１１本必要とする。さらに、１３１は
２”ｂ ｉ ｔのＤＲＡＭ素子であり、メモリアドレス
は２０本必要とする。
） ＤＲＡＭ素子であり、メモリアドレスとして２ ＋
ｎ ＋ ２１ 本を必要とする。また、１２１は２
２＋ｎ＋２１ｂｉ ｊのＤＲＡＭ素子であり、メモリア
ドレスは２ｔｎ゛１１本必要とする。さらに、１３１は
２”ｂ ｉ ｔのＤＲＡＭ素子であり、メモリアドレス
は２０本必要とする。
一方、ＤＲＡＭ制御回路１１２内において、１１３はア
ドレスセレクト回路であり、（ｎ＋２）個のセクレタを
有している。そして、Ｍ Ａ ！！〜ＭＡ、、をＲＡＳ
アドレス、ＣＡＳアドレスとして用いることにより２＋
ｎ＋２１本のアドレスのセレクタを行ない、２２”””
ｂ ｉ ｔＤＲＡＭ素子１１１の制御を行なう。
ドレスセレクト回路であり、（ｎ＋２）個のセクレタを
有している。そして、Ｍ Ａ ！！〜ＭＡ、、をＲＡＳ
アドレス、ＣＡＳアドレスとして用いることにより２＋
ｎ＋２１本のアドレスのセレクタを行ない、２２”””
ｂ ｉ ｔＤＲＡＭ素子１１１の制御を行なう。
また、Ｍ Ａ ｏ−＋ を未使用としてＭＡｌｌ−ＭＡ
。
。
を用いることにより、２２１ｎ＋″”ｂｉｔＤＲＡＭ素
子１２ｉの制御を行なう。そして、この際、Ａ ２ｎ＋
２＋ Ａ２Ｉ、＋３は、ＤＲＡＭセレクタ回路１１５て
ＤＲＡＭの選択を行なう。
子１２ｉの制御を行なう。そして、この際、Ａ ２ｎ＋
２＋ Ａ２Ｉ、＋３は、ＤＲＡＭセレクタ回路１１５て
ＤＲＡＭの選択を行なう。
ざらに、同様にしてＭ Ａ、 ［１−Ｍ Ａ ｎ−＋
を用いて２２Ｌｎ”’ｂ ｉ ｔ ＤＲＡＭ素子１３１
（７）制御ヲ？Ｔ すう。
を用いて２２Ｌｎ”’ｂ ｉ ｔ ＤＲＡＭ素子１３１
（７）制御ヲ？Ｔ すう。
また、１１Ｂはリフレッシュ回路であり、リフレッシュ
は２ ”””’ ｂ ｉ ｔ Ｄ ＲＡＭ素子１１１ζ
こ合わせてＡ ＲＥ Ｆ 、、ｌまである。そして、２
２＋ｎ＋２・ｂ１ｔＤＲＡＭ素子１１１てすべてのメモ
リ容量のリフレッシュが行なわれる間に、２２ｆｎｌｌ
ｂｉ ｔＤＲＡＭ素子１２１は２回、２２°ｂ ｉ
ｔＤＲＡＭＤＲＡＭ素子４回のリフレッシュが行なわれ
る。
は２ ”””’ ｂ ｉ ｔ Ｄ ＲＡＭ素子１１１ζ
こ合わせてＡ ＲＥ Ｆ 、、ｌまである。そして、２
２＋ｎ＋２・ｂ１ｔＤＲＡＭ素子１１１てすべてのメモ
リ容量のリフレッシュが行なわれる間に、２２ｆｎｌｌ
ｂｉ ｔＤＲＡＭ素子１２１は２回、２２°ｂ ｉ
ｔＤＲＡＭＤＲＡＭ素子４回のリフレッシュが行なわれ
る。
一方、１１４はタイミング回路であり、ＲＡＳ信号とＣ
ＡＳ信号とＷＥ倍信号アドレスの切替タイミングとリフ
レッシュを行なうタイミングを制御する。
ＡＳ信号とＷＥ倍信号アドレスの切替タイミングとリフ
レッシュを行なうタイミングを制御する。
このように本実施例は、複数のメモリ容量の異なるＤＲ
ＡＭ素子と、各ＤＲＡＭ素子のうち使用するＤＲＡＭ素
子を選択するＤＲＡＭセレクタ回路と、選択されたＤＲ
ＡＭ素子の動作を行なうためのタイミングを制御し、Ｒ
ＡＳ信号とＣＡＳ信号とＷＥ倍信号出力するタイミング
回路と、上記ＤＲＡＭ素子のそれぞれに対してリフレッ
シュのｌ１ｌＩ御を行なうリフレッシュ回路と、外部回
路からの指示アドレスをＲＡＳアドレスとＣＡＳアドレ
スに分離し、ＲＡＳアドレスとＣＡＳアドレスと上記リ
フレッシュ回路からのリフレッシュアドレスとからＤＲ
ＡＭ素子に対するメモリアドレスを選択するアドレスセ
レクタとから構成されている。
ＡＭ素子と、各ＤＲＡＭ素子のうち使用するＤＲＡＭ素
子を選択するＤＲＡＭセレクタ回路と、選択されたＤＲ
ＡＭ素子の動作を行なうためのタイミングを制御し、Ｒ
ＡＳ信号とＣＡＳ信号とＷＥ倍信号出力するタイミング
回路と、上記ＤＲＡＭ素子のそれぞれに対してリフレッ
シュのｌ１ｌＩ御を行なうリフレッシュ回路と、外部回
路からの指示アドレスをＲＡＳアドレスとＣＡＳアドレ
スに分離し、ＲＡＳアドレスとＣＡＳアドレスと上記リ
フレッシュ回路からのリフレッシュアドレスとからＤＲ
ＡＭ素子に対するメモリアドレスを選択するアドレスセ
レクタとから構成されている。
そして、上記アドレス上１フ９９回路は、メモリ容量の
最小のＤＲＡＭ素子に合わせてＲＡＳアドレスとＣＡＳ
アドレスに分離し、メモリ容量の大きいＤＲＡＭ素子に
対しては、まず、最小のＤＲＡＭ素子と同じＲＡＳアト
１ノスとＣＡＳアドレスを使用し、不足しているアドレ
スをさらにＲＡＳアドレスとＣＡＳアドレスに分離し、
さらにリフレッシュアドレスはメモリ容量の最大のＤＲ
ＡＭ素子に合わせてリフレッシュ回路で決定されたもの
を使用して、上記タイミング回路の制御によってＲＡＳ
アドレスとＣＡＳアドレスとリフレッシュアドレスの選
択をしている。従って、複数のメモリ容量の異なるＤＲ
ＡＭ素子を単一の制御回路で制御するメモリ回路を構成
することができる。
最小のＤＲＡＭ素子に合わせてＲＡＳアドレスとＣＡＳ
アドレスに分離し、メモリ容量の大きいＤＲＡＭ素子に
対しては、まず、最小のＤＲＡＭ素子と同じＲＡＳアト
１ノスとＣＡＳアドレスを使用し、不足しているアドレ
スをさらにＲＡＳアドレスとＣＡＳアドレスに分離し、
さらにリフレッシュアドレスはメモリ容量の最大のＤＲ
ＡＭ素子に合わせてリフレッシュ回路で決定されたもの
を使用して、上記タイミング回路の制御によってＲＡＳ
アドレスとＣＡＳアドレスとリフレッシュアドレスの選
択をしている。従って、複数のメモリ容量の異なるＤＲ
ＡＭ素子を単一の制御回路で制御するメモリ回路を構成
することができる。
［発明の効果］
以上説明したように本発明は、ＤＲＡＭ素子の制ｇ１回
路内のアドレスセレクタ回路に対するアドレスをまずメ
モリ容量の小さいＤＲＡＭ素子に合わせでセレクトし、
メモリ容量の大きいＤＲＡＭ素子でも使用できるように
セレクトすることにより、単一のＤＲＡＭ制御回路で複
数のメモリ容量のＤＲＡＭ素子を制御することが可能な
メモリ回路を提供できるという効果がある。
路内のアドレスセレクタ回路に対するアドレスをまずメ
モリ容量の小さいＤＲＡＭ素子に合わせでセレクトし、
メモリ容量の大きいＤＲＡＭ素子でも使用できるように
セレクトすることにより、単一のＤＲＡＭ制御回路で複
数のメモリ容量のＤＲＡＭ素子を制御することが可能な
メモリ回路を提供できるという効果がある。
第１図は本発明の一実施例に係るメモリ回路のブロック
図、第２図は第１図のメモリ回路におけるアドレスセレ
クタ回路の詳細ブロック図、第３図は従来のメモリ回路
のブロック図、第４図は第３図のメモリ回路におけるア
ドレスセレクタ回路の詳細ブロック図である。 １１１ ：２２””’ ｂ ｉｔ Ｄ ＲＡＭ素子１２
１：２２’口日’ｂ ｉ ｔＤＲＡＭ素子１３１ ：
２２ｎｌ） ｉ ｔ ＤＲＡＭ素子１１２： ＤＲＡＭ
制御回路 １】３ニアドレスセレクタ回路 １１４：タイミング回路 １１５： ＤＲＡＭセレクタ回路 １１６：アドレス線 １１７：制御線 １１８：リフレッシュ回路
図、第２図は第１図のメモリ回路におけるアドレスセレ
クタ回路の詳細ブロック図、第３図は従来のメモリ回路
のブロック図、第４図は第３図のメモリ回路におけるア
ドレスセレクタ回路の詳細ブロック図である。 １１１ ：２２””’ ｂ ｉｔ Ｄ ＲＡＭ素子１２
１：２２’口日’ｂ ｉ ｔＤＲＡＭ素子１３１ ：
２２ｎｌ） ｉ ｔ ＤＲＡＭ素子１１２： ＤＲＡＭ
制御回路 １】３ニアドレスセレクタ回路 １１４：タイミング回路 １１５： ＤＲＡＭセレクタ回路 １１６：アドレス線 １１７：制御線 １１８：リフレッシュ回路
Claims (1)
- 複数のメモリ容量の異なるＤＲＡＭ素子と、各ＤＲＡＭ
素子を制御する単一の制御回路とを具備するメモリ回路
において、上記制御回路は、ＤＲＡＭ素子のリフレッシ
ュを制御するリフレッシュ回路と、ＲＡＳ信号とＣＡＳ
信号とＷＥ信号とアドレスの切替タイミングおよびリフ
レッシュを行なうタイミングを制御するタイミング回路
と、アクセスするＤＲＡＭ素子を選択するＤＲＡＭセレ
クタ回路と、ＤＲＡＭ素子に対するアドレスとしてメモ
リ容量の最小のＤＲＡＭ素子に合わせてＲＡＳアドレス
とＣＡＳアドレスに分離するとともに、メモリ容量の大
きいＤＲＡＭ素子に対してはまず最小のＤＲＡＭ素子と
同じＲＡＳアドレスとＣＡＳアドレスを使用し、不足し
ているアドレスでさらにＲＡＳアドレスとＣＡＳアドレ
スに分離し、またリフレッシュアドレスはメモリ容量の
最大のＤＲＡＭに合わせてリフレッシュ回路で決定され
たものを使用して上記タイミング回路によるタイミング
で選択するアドレスセレクタ回路とを具備することを特
徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198868A JPH0249292A (ja) | 1988-08-11 | 1988-08-11 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198868A JPH0249292A (ja) | 1988-08-11 | 1988-08-11 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0249292A true JPH0249292A (ja) | 1990-02-19 |
Family
ID=16398261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63198868A Pending JPH0249292A (ja) | 1988-08-11 | 1988-08-11 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0249292A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100533A (ja) * | 1983-11-04 | 1985-06-04 | Mitsui Toatsu Chem Inc | グリオキサ−ルの製造法 |
-
1988
- 1988-08-11 JP JP63198868A patent/JPH0249292A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100533A (ja) * | 1983-11-04 | 1985-06-04 | Mitsui Toatsu Chem Inc | グリオキサ−ルの製造法 |
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