KR100482360B1

KR100482360B1 - 램과 롬을 구비한 시스템 및 어드레스 맵핑방법

Info

Publication number: KR100482360B1
Application number: KR1019970039520A
Authority: KR
Inventors: 김양호
Original assignee: 삼성전자주식회사
Priority date: 1997-08-20
Filing date: 1997-08-20
Publication date: 2005-08-25
Also published as: KR19990016833A

Abstract

본 발명은 램과 롬의 구비한 시스템 및 어드레스 맵핑방법을 공개한다. 그 시스템은 L개의 블럭으로 구성된 제1, 2데이타 램, 프로그램이 저장된 프로그램 롬, 제1 및 2제어신호에 각각 응답하여 램 어드레스 또는 프로그램 어드레스를 선택하여 제1 및 제2데이타 램의 L개의 블럭을 각각 인에이블하기 위한 인에이블 신호가 발생된 블럭으로 선택된 어드레스를 각각 출력하기 위한 제1 및 제2어드레스 선택수단, 및 제3, 4제어신호에 각각 응답하여 제1, 2데이타 램으로 부터의 출력되는 데이타와 프로그램 데이타를 구분하여 각각 출력하기 위한 제1, 2데이타 제어수단으로 구성되어 있고, 어드레스 맵핑방법은 제1데이타 램의 L(M+N)개의 블럭중 M개는 데이타 램으로 N개는 프로그램 램으로 설정하고 N개의 프로그램 램의 작은 어드레스 블럭부터 큰 어드레스블럭으로 프로그램 롬의 마지막 어드레스의 다음 어드레스부터 맵핑되고, 제2데이타 램의 L(X+Y)개의 블럭중 X개는 데이타 램으로 Y개는 프로그램 램으로 설정하고 Y개의 프로그램 램의 큰 어드레스 블럭부터 작은 어드레스 블럭으로 N개의 프로그램 램의 어드레스가 프로그램 롬의 어드레스와 맵핑 후의 다음 어드레스부터 맵핑된다. 따라서, 메모리 장치를 보다 효율적으로 사용할 수 있다.

Description

램과 롬을 구비한 시스템 및 어드레스 맵핑방법

본 발명은 램과 롬을 구비한 시스템에 관한 것으로, 특히 데이타를 저장하는 램 영역의 소정부분을 프로그램을 저장하기 위한 영역으로 사용할 수 있는 램과 롬을 구비한 시스템 및 어드레스 맵핑방법에 관한 것이다.

디지탈 신호 처리 장치에서는 특허 하버드 구조(Havard Architecture)의 메모리 장치를 이용하게 되는데 이 구조의 메모리 장치는 데이타를 저장하는 데이타 램(RAM)과 프로그램을 저장하는 프로그램 롬(ROM)으로 구성되어 데이타 램의 잉여부분이 생길 수 있고 이 잉여 부분을 이용할 수가 없어 비효율적이었다.

도1은 종래의 디지탈 신호 처리 장치의 하버드 구조의 메모리 장치를 나타내는 블럭도로서, 데이타를 저장하기 위한 데이타 램0(10)와 램1(12), 프로그램을 저장하기 위한 프로그램 롬(14), 데이타 램0(10)와 램1(12)으로 부터의 데이타를 일시적으로 저장하기 위한 레지스터들(16, 18), 및 상기 레지스터들(16, 18)로 부터의 데이타를 입력하여 연산하기 위한 산술 논리장치(20)로 구성되어 있다.

종래의 하버드 구조의 메모리 장치는 데이타 램0(10)와 램1(12) 및 프로그램 롬(14)이 분리되어 있고, 데이타 램에는 데이타만을 프로그램 롬에는 프로그램만을 저장하도록 구성되어 있었다. 상술한 구성의 동작을 Z=X+Y의 연산을 예로 들어 설명하면 다음과 같다. 데이타 램0, 1에 각각 저장된 X,Y데이타를 리드하여 레지스터들(16, 18)에 각각 저장한다. 산술 논리 장치(20)는 레지스터들(16, 18)로 부터의 데이타를 입력하여 가산을 수행하여 결과(Z)를 출력한다. 그런데, 만일 데이타 램0, 1에 저장할 데이타가 적은 경우에 데이타 램0, 1의 소정 영역이 사용되지 않는 경우가 발생하게 된다. 데이타 램의 사용되지 않는 영역에 프로그램을 저장할 수가 있도록 할 수 있다면 메모리의 비효율적인 사용을 제거할 수 있을 것이다.

본 발명의 목적은 데이타 램을 소정수의 영역으로 분할하여 데이타를 저장하는 영역을 제외한 나머지 영역을 프로그램을 저장하기 위한 램으로 사용할 수 있도록 어드레스를 맵핑함으로써 메모리 장치를 효율적으로 사용할 수 있는 램과 롬을 구비한 시스템을 제공하는데 있다.

본 발명의 다른 목적은 데이타를 저장하기 위한 데이타 램의 소정 부분을 프로그램을 저장하기 위한 프로그램 램으로 사용할 수 있는 램과 롬을 구비한 시스템의 어드레스 맵핑방법을 제공하는데 있다.

상기 목적을 달성하기 위한 램과 롬을 구비한 시스템은 L개의 블럭으로 구성된 제1, 2데이타 램, 프로그램이 저장된 프로그램 롬, 제1 및 2제어신호에 각각 응답하여 램 어드레스 또는 프로그램 어드레스를 선택하여 상기 제1 및 제2데이타 램의 L개의 블럭을 각각 인에이블하기 위한 인에이블 신호가 발생된 블럭으로 선택된 어드레스를 각각 출력하기 위한 제1 및 제2어드레스 선택수단, 및 제3, 4제어신호에 각각 응답하여 제1, 2데이타 램으로 부터의 출력되는 데이타와 프로그램 데이타를 구분하여 각각 출력하기 위한 제1, 2데이타 제어수단을 구비한 것을 특징으로 한다.

상기 다른 목적을 달성하기 위한 램과 롬을 구비한 시스템의 어드레스 맵핑방법은 L개의 블럭으로 구성된 제1, 2데이타 램, 프로그램이 저장된 프로그램 롬, 제1 및 2제어신호에 각각 응답하여 램 어드레스 또는 프로그램 어드레스를 선택하여 상기 제1 및 제2데이타 램의 L개의 블럭을 각각 인에이블하기 위한 인에이블 신호가 발생된 블럭으로 선택된 어드레스를 각각 출력하기 위한 제1 및 제2어드레스 선택수단, 및 제3, 4제어신호에 각각 응답하여 제1, 2데이타 램으로 부터의 출력되는 데이타와 프로그램 데이타를 구분하여 각각 출력하기 위한 제1, 2데이타 제어수단을 구비한 시스템의 어드레스 맵핑방법에 있어서, 상기 제1데이타 램의 L(M+N)개의 블럭중 M개는 데이타 램으로 N개는 프로그램 램으로 설정하고 상기 N개의 프로그램 램의 작은 어드레스 블럭부터 큰 어드레스블럭으로 상기 프로그램 롬의 마지막 어드레스의 다음 어드레스부터 맵핑되고, 상기 제2데이타 램의 L(X+Y)개의 블럭 중 X개는 데이타 램으로 Y개는 프로그램 램으로 설정하고 상기 Y개의 프로그램 램의 큰 어드레스 블럭부터 작은 어드레스 블럭으로 상기 N개의 프로그램 램의 어드레스가 프로그램 롬의 어드레스와 맵핑 후의 다음 어드레스부터 맵핑되는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명의 램과 롬을 구비한 시스템 및 어드레스 맵핑방법을 설명하면 다음과 같다.

도2는 본 발명의 디지탈 신호 처리장치의 하버드 구조의 메모리 장치를 나타내는 블럭도로서, 데이타 램의 크기는 1K이고, 1K의 데이타 램 각각은 4개의 256워드 블럭으로 구성되어 있고, 프로그램 램의 크기는 3K라고 가정하고 나타낸 블럭도이다.

도2는 데이타 램(30, 40), 어드레스 제어기(32, 42), 데이타 제어기(34, 44), 프로그램 롬(50), 레지스터들(16, 18), 및 산술 논리장치(20)로 구성되어 있다.

데이타 램(30), 및 램(40)은 각각 라이트 인에이블 신호(WE0, WE1)에 응답하여 데이타를 라이트하고, 출력 인에이블 신호(OE0, OE1)에 응답하여 데이타를 리드한다. 그리고 각각 어드레스 신호(RA0, RA1)들중 소정비트 신호를 조합하여 내부의 4개의 256워드 블럭들(RAM0_0, RAM0_1, RAM_2, RAM0_3), (RAM1_0, RAM1_1, RAM1_2, RAM1_3)중의 하나를 인에이블하기 위한 블럭 선택신호(CSN)를 각각 발생하고 선택된 블럭의 어드레스에 해당하는 셀로 부터 데이타(DB, SB)를 각각 리드하거나 선택의 블럭의 어드레스에 해당하는 셀에 입력되는 데이타(DB, SB)를 각각 라이트한다. 어드레스 제어기(32, 42)는 각각 제어신호(CFG0, CFG1)에 응답하여 소정비트의 프로그램 어드레스(PA)와 램 어드레스(RA0, RA1)를 각각 선택하여 출력한다. 데이타 제어기(34, 44)는 각각 선택신호(SEL1), (SEL2)에 응답하여 램 데이타(DB, SB)를 출력하거나 프로그램 데이타(PD)를 출력한다. 프로그램 롬(50)은 프로그램을 저장하고 있으며 프로그램 어드레스(PA)에 응답하여 프로그램 데이타(PD)를 리드하는 읽기 전용 메모리 장치이다. 레지스터들(16, 18)은 데이타 제어기(34, 44)로 부터 출력되는 데이타(DB, SB)를 각각 저장한다. 산술 논리 장치(20)는 레지스터들(16, 18)로 부터의 데이타를 입력하여 연산을 수행한다.

도3은 도2에 나타낸 제어신호(CFG0, CFG1)에 따른 데이타 램을 프로그램 롬으로 사용하기 위한 방법을 설명하기 위한 표로서, 이 표에서, 데이타 램의 데이타를 저장하기 위한 램 블럭을 DRAM으로 프로그램을 저장하기 위한 램 블럭을 PRAM으로 표시하였다. 제어신호(CFC0, 1)가 11이면 두개의 데이타 램의 4개의 256워드 블럭중의 하나만이 DRAM으로 사용되고 나머지 3개의 블럭은 PRAM으로 각각 사용된다. 제어신호(CFG0, 1)가 10이면 두개의 데이타 램의 4개의 256워드 블럭중의 두개는 DRAM으로 사용되고 나머지 2개는 PRAM으로 각각 사용된다. 제어신호(CFG0, 1)가 01이면 두개의 데이타 램의 4개의 256워드 블럭중 3개는 DRAM으로 사용되고 1개는 PRAM으로 각각 사용된다. 그리고 제어신호(CFG0, 1)가 00이면 두개의 데이타 램의 4개의 256워드 블럭이 모두 DRAM으로 사용된다.

그래서, 만일 데이타 램(30)의 4개의 블럭중 하나만을 데이타 램으로 사용하고 나머지는 프로그램 램으로 사용하고, 데이타 램(40)의 4개의 블럭중 두개만을 데이타 램으로 사용하고 나머지는 프로그램 램으로 사용하고자 할 경우에는 제어신호(CFC0)를 11로 설정하고, 제어신호(CFG1)를 10으로 설정하면 된다.

도4는 도3에 나타낸 표에 따른 어드레스 맵핑을 나타내는 것으로, 프로그램 롬의 크기가 3K, 데이타 램의 크기가 1K이고, 제어신호(CFG0, 1)의 값이 모두 11로 설정되어 데이타 램(30)과 (40)의 하나의 메모리 블럭만이 DRAM으로 사용되고 나머지 3개의 메모리 블럭은 PRAM으로 사용되는 경우의 어드레스 맵핑을 나타내는 것이다.

이 경우에 데이타 램(30)의 메모리 블럭 RAM0_1의 어드레스 100H - 1FFH는 프로그램 롬의 어드레스 1000H -10FFH로 맵핑되고, RAM0_2의 어드레스 200H -2FFH는 프로그램 롬의 어드레스 1100H -11FFH로 맵핑되고, RAM0_3의 어드레스 300H -3FFH는 프로그램 롬의 어드레스 1200H -12FFH로 맵핑된다. 그리고 데이타 램(40)의 메모리 블럭 RAM1_3의 어드레스 300H -3FFH는 프로그램 롬의 어드레스 1300H -13FFH로 맵핑되고, RAM1_2의 어드레스 200H -2FFH는 프로그램 롬의 어드레스 1400H -14FFH로 맵핑되고, RAM1_1의 어드레스 100H -1FFH는 프로그램 롬의 어드레스 1500H -15FFH로 맵핑이 된다. 즉, RAM0_1, RAM0_2, RAM0_3, RAM1_3, RAM1_2, RAM1_1의 순서로 어드레스가 맵핑된다.

그러나, 만일 데이타 램(30, 40)의 제어신호(CFG0, CFG1) 값이 10, 01인 경우에는 데이타 램(30)의 메모리 블럭 RAM0_2의 어드레스 200H -2FFH가 프로그램 롬의 어드레스 1000H -10FFH로 맵핑되고, RAM0_3의 어드레스 300H -3FFH가 프로그램 롬의 어드레스 1100H -11FFH로 맵핑된다. 그리고, 데이타 램(40)의 메모리 블럭 RAM1_3의 어드레스 300H -3FFH가 프로그램 롬의 어드레스 1200H -12FFH로 맵핑된다. 즉, RAM0_2, RAM0_3, RAM1_3의 순서로 어드레스가 맵핑된다.

즉, 어드레스 맵핑이 이루어질 때 데이타 램(30)은 프로그램 램으로 사용되는 블럭의 어드레스가 작은 블럭부터 큰 블럭으로 프로그램 롬의 어드레스로 맵핑되고, 데이타 램(40)은 프로그램 램으로 사용되는 블럭의 어드레스가 큰 블럭부터 작은 블럭으로 프로그램 롬의 어드레스로 맵핑이 된다.

도5a, b는 본 발명의 램과 롬을 구비한 시스템의 어드레스 맵핑회로의 블럭도로서, 데이타 램의 어드레스(RA)가 10비트로 구성되고 프로그램 롬의 어드레스(PA)가 13비트로 구성되고, 데이타 램(30, 40)이 각각 4개의 메모리 블럭으로 구성되는 경우의 어드레스 맵핑회로를 나타내는 것으로, 도5a는 멀티플렉서(100), 데이타 램(30)을 구성하는 램 블럭들(RAM0_0, RAM0_1, RAM0_2, RAM0_3)(102, 104, 106, 108), 및 데이타 제어기(110)으로 구성되어 있고, 도5b는 멀티플렉서(200), 데이타 램(40)을 구성하는 램 블럭들(RAMl_0, RAM1_1, RAM1_2, RAM1_3)(202, 204, 206, 208), 및 데이타 제어기(210)로 구성되어 있다.

먼저, 도5a에 나타낸 어드레스 맵핑회로의 동작을 설명하면 다음과 같다.

멀티플렉서(100)는 제어신호(CFG0)에 응답하여 램 어드레스(RA[7:0]) 또는 프로그램 어드레스(PA[7:0])를 선택적으로 입력한다. 즉, RAM0_0(102)은 항상 데이타 램으로만 사용되므로 램 어드레스(RA[7:0])를 인가하면 되고, 다른 램 블럭들에는 제어신호(CFG0)가 11인 경우에는 모든 램 블럭들(RAM0_1, RAM0_2, RAM0_3)에 프로그램 어드레스(PA[7:0])를 인가하고, 제어신호(CFG0)가 10인 경우에는 램 블럭(RAM0_1)에는 램 어드레스를 인가하고 램 블럭들(RAM0_2, RAM0_3)에는 프로그램 어드레스를 인가한다. 그리고 제어신호(CFC0)가 01인 경우에는 램 블럭들(RAM0_1, RAM0_2)에는 램 어드레스를 입력하고 램 블럭(RAM0_3)에는 프로그램 어드레스를 인가하면 된다. 이와 같이 선택되어 입력되는 어드레스는 각 메모리 블럭을 인에이블 하기 위한 인에이블 신호에 응답하여 각각의 메모리 블럭으로 인가된다. 각각의 메모리 블럭을 인에이블하기 위한 신호(CS0, 1, 2, 3)는 램 어드레스(RA[9:8])를 디코딩하여 하나의 신호만을 인에이블 한다. 데이타 제어기(110)는 선택신호(SEL1)에 응답하여 3개의 메모리 블럭들(RAM0_1, RAM0_2, RAM0_3)로 부터 출력되는 데이타가 데이타 램 데이타인지 프로그램 램의 프로그램인지를 판단하여 각각 출력한다. 선택신호(SEL1)는 제어신호(CFG0) 및 램 어드레스(RA[9:8]) 그리고 프로그램 어드레스(PA[12], PA[10:8])의 조합에 의해서 발생될 수 있다. 상술한 동작 설명에는 리드 동작만을 설명하였지만 라이트 동작도 수행될 수 있다.

도5b에 나타낸 회로의 동작은 도5a에 나타낸 회로의 동작과 동일하다. 단지 제어신호(CFG0)대신에 제어신호(CFG1)을 사용하고, 도5a의 경우는 선택신호(SEL1)가 제어신호(CFG0)와 타신호와의 조합에 의해서 발생하나 도5b의 경우는 선택신호(SEL3)는 제어신호(CFG1)와 타신호와의 조합에 의해서 발생한다.

상술한 실시예에서는 1K의 데이타 램을 4개의 블럭으로 분할하여 어드레스 맵핑하는 것을 나타내었지만 데이타 램의 크기를 크게하고 램 블럭을 4개 이상의 블럭으로 분할하는 것도 가능하다.

따라서, 본 발명의 램과 롬을 구비한 시스템 및 어드레스 맵핑방법은 소정수의 블럭으로 분할된 램을 이용하여 데이타가 저장되지 않는 블럭을 프로그램을 저장하기 위한 블럭으로 사용할 수 있도록 어드레스를 맵핑함으로써 메모리 장치를 보다 효율적으로 사용할 수 있다.

또한, 메모리 장치를 몇개의 블록으로 나누어 제어함으로써 상대적으로 전력(power) 소모를 줄일 수 있다.

도1은 종래의 디지탈 신호 처리 장치의 하버드 구조의 메모리 장치를 나타내는 블럭도이다.

도2는 본 발명의 디지탈 신호 처리장치의 하버드 구조의 메모리 장치를 나타내는 블럭도이다.

도3은 도2에 나타낸 제어신호(CFG0, CFG1)에 따른 데이타 램을 프로그램 롬으로 사용하기 위한 방법을 설명하기 위한 표이다.

도4는 도3에 나타낸 표에 따른 어드레스 맵핑을 나타내는 것이다.

도5a, b는 본 발명의 램과 롬을 구비한 시스템의 어드레스 맵핑회로의 블럭도이다.

Claims

L개의 블럭으로 구성된 제1, 2데이타 램; 프로그램이 저장된 프로그램 롬; 제1 및 2제어신호에 각각 응답하여 램 어드레스 또는 프로그램 어드레스를 선택하여 상기 제1 및 제2데이타 램의 L개의 블럭을 각각 인에이블하기 위한 인에이블 신호가 발생된 블럭으로 선택된 어드레스를 각각 출력하기 위한 제1 및 제2어드레스 선택수단; 및 제3, 4제어신호에 각각 응답하여 제1, 2데이타 램으로 부터의 출력되는 데이타와 프로그램 데이타를 구분하여 각각 출력하기 위한 제1, 2데이타 제어수단을 구비한 것을 특징으로 하는 램과 롬을 구비한 시스템.
제1항에 있어서, 상기 블럭 인에이블 신호는, 상기 램 어드레스의 소정수의 상위 비트를 조합하여 L개의 블럭중의 하나의 블럭을 인에이블하는 것을 특징으로 하는 램과 롬을 구비한 시스템.
제1항에 있어서, 상기 제1제어신호에 응답하여 제1데이타 램의 L(=M+N)개의 블럭이 M개의 데이타 램 블럭과 N개의 프로그램 램 블럭으로 구분되는 것을 특징으로 하는 램과 롬을 구비한 시스템.
제3항에 있어서, 상기 M개의 프로그램 램 블럭의 어드레스는 상기 프로그램 롬의 마지막 어드레스의 다음 에드레스부터 어드레스 맵핑이 되는 것을 특징으로 하는 램과 롬을 구비한 시스템.
제4항에 있어서, 상기 제2제어신호에 응답하여 제2데이타 램의 L(=X+Y)개의 블럭이 X개의 데이타 램 블럭과 Y개의 프로그램 램 블럭으로 구분되는 것을 특징으로 하는 램과 롬을 구비한 시스템.
제5항에 있어서, 상기 Y개의 프로그램 램 블럭의 어드레스는 어드레스가 큰 프로그램 램 블럭부터 어드레스가 작은 프로그램 램 블럭으로 어드레스 맵핑이 이루어지고 상기 M개의 프로그램 램 블럭의 어드레스 맵핑 후의 다음 어드레스부터 어드레스가 맵핑되는 것을 특징으로 하는 램과 롬을 구비한 시스템,
L개의 블럭으로 구성된 제1, 2데이타 램; 프로그램이 저장된 프로그램 롬; 제1 및 2제어신호에 각각 응답하여 램 어드레스 또는 프로그램 어드레스를 선택하여 상기 제1 및 제2데이타 램의 L개의 블럭을 각각 인에이블하기 위한 인에이블 신호가 발생된 블럭으로 선택된 어드레스를 각각 출력하기 위한 제1 및 제2어드레스 선택수단; 및 제3, 4제어신호에 각각 응답하여 제1, 2데이타 램으로 부터의 출력되는 데이타와 프로그램 데이타를 구분하여 각각 출력하기 위한 제1, 2데이타 제어수단을 구비한 시스템의 어드레스 맵핑방법에 있어서,

상기 제1데이타 램의 L(M+N)개의 블럭중 M개는 데이타 램으로 N개는 프로그램 램으로 설정하고 상기 N개의 프로그램 램의 작은 어드레스 블럭부터 큰 어드레스블럭으로 상기 프로그램 롬의 마지막 어드레스의 다음 어드레스부터 맵핑되고, 상기 제2데이타 램의 L(X+Y)개의 블럭중 X개는 데이타 램으로 Y개는 프로그램 램으로 설정하고 상기 Y개의 프로그램 램의 큰 어드레스 블럭부터 작은 어드레스 블럭으로 상기 N개의 프로그램 램의 어드레스가 프로그램 롬의 어드레스와 맵핑 후의 다음 어드레스부터 맵핑되는 것을 특징으로 하는 램과 롬을 구비한 시스템의 어드레스 맵핑방법.