JPH02230350A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPH02230350A JPH02230350A JP1050662A JP5066289A JPH02230350A JP H02230350 A JPH02230350 A JP H02230350A JP 1050662 A JP1050662 A JP 1050662A JP 5066289 A JP5066289 A JP 5066289A JP H02230350 A JPH02230350 A JP H02230350A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- output
- bits
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000013507 mapping Methods 0.000 claims abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 101150065817 ROM2 gene Proteins 0.000 description 2
- WAOBCCBUTHNTFO-UHFFFAOYSA-N 2-(5-chloro-2-methyl-n-methylsulfonylanilino)-n-(2,6-difluorophenyl)acetamide Chemical compound CC1=CC=C(Cl)C=C1N(S(C)(=O)=O)CC(=O)NC1=C(F)C=CC=C1F WAOBCCBUTHNTFO-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Memory System (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は数値制御装置等の制御装置で使用されるプロセ
ッサのメモリ回路に関し、特にアクセス速度を改善した
メモリ回路に関する。
ッサのメモリ回路に関し、特にアクセス速度を改善した
メモリ回路に関する。
従来、数値制御装置等では、システムプログラム記憶用
メモリとしてＥ−Ｆ Ｒ Ｏ Ｍ （Ｅｒａｓａｂｌｅ
Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍ
ｅａ＋ｏｒｙ）が、またデータ用メモリ（ワーク用メモ
リやＮＣプログラム記憶用メモリ）としてスタティック
形ＲＡＭ （ＳＲＡＭ）が使用されている．特に低コス
トを要求される装置においては、ワーク用メモリとＮＣ
プログラム用メモリのＳＲＡＭは一本化され、共通のＩ
Ｃチップが用いられている。
メモリとしてＥ−Ｆ Ｒ Ｏ Ｍ （Ｅｒａｓａｂｌｅ
Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍ
ｅａ＋ｏｒｙ）が、またデータ用メモリ（ワーク用メモ
リやＮＣプログラム記憶用メモリ）としてスタティック
形ＲＡＭ （ＳＲＡＭ）が使用されている．特に低コス
トを要求される装置においては、ワーク用メモリとＮＣ
プログラム用メモリのＳＲＡＭは一本化され、共通のＩ
Ｃチップが用いられている。
ＮＧプログラムのメモリは不揮発性であることが必要な
ので、ＳＲＡＭとしては低消費電流のＣＭＯＳ ＲＡ
Ｍがバッテリでバックアップされて用いられるのが普通
である。
ので、ＳＲＡＭとしては低消費電流のＣＭＯＳ ＲＡ
Ｍがバッテリでバックアップされて用いられるのが普通
である。
一方、数値制御装置等の制御装置で使用されているマイ
クロプロセッサは年々高速になって来ており、それに伴
ってメモリの高速化の必要性も増している。特に、数値
制御装置のようにリアルタイム制御の必要なマイクロプ
ロセッサシステムに関しては、マイクロプロセッサ自身
の持つ処理能力がメモリによって制限されることが多い
．即ち、ＥＰＲＯＭ自体の速度がマイクロプロセッサの
処理能力に対して必ずしも充分とは言えないのが現状で
ある。かと言ってＥＦＲＯＭをすべて高速なＳＲＡＭに
置き換えることはコストの胤で好ましくない．何故なら
、ＳＲＡＭは速度は早いがビット当たりのコストが高い
という欠点を有しているからである。
クロプロセッサは年々高速になって来ており、それに伴
ってメモリの高速化の必要性も増している。特に、数値
制御装置のようにリアルタイム制御の必要なマイクロプ
ロセッサシステムに関しては、マイクロプロセッサ自身
の持つ処理能力がメモリによって制限されることが多い
．即ち、ＥＰＲＯＭ自体の速度がマイクロプロセッサの
処理能力に対して必ずしも充分とは言えないのが現状で
ある。かと言ってＥＦＲＯＭをすべて高速なＳＲＡＭに
置き換えることはコストの胤で好ましくない．何故なら
、ＳＲＡＭは速度は早いがビット当たりのコストが高い
という欠点を有しているからである。
コストを上げずに少しでもメモリの速度を速くすること
がリアルタイム制御を行うシステムの重要な課題となっ
ている。
がリアルタイム制御を行うシステムの重要な課題となっ
ている。
本発明の目的はコスト的に安価で、かつ、速度の早いメ
モリ回路を提供することにある。
モリ回路を提供することにある。
本発明では上記課題を解決するために、プログラム用Ｒ
ＯＭとデータ用ＲＡＭを有するメモリ回路において、前
記プログラム用ＲＯＭの領域の一部分を前記データ用Ｒ
ＡＭに複写する手段と、前記データ用ＲＡＭの複写部分
を前記プログラム用ＲＯＭの領域の前記一部分に重ねて
マッピングする手段とを有することを特徴とするメモリ
回路が、提供される． 〔作用〕 システムの初期状態においては、システムプログラムは
すべてプログラム用ＲＯＭに格納されている。マイクロ
プロセッサはプログラム用ＲＯＭで立ち上がり、システ
ムの初期化を行う．その際に、プログラム用ＲＯＭの領
域の一部分をデータ用ＲＡＭに複写し、データ用ＲＡＭ
の複写部分をプログラム用ＲＯＭの領域の同じ部分に重
ねてマッピングする。その後、プログラム用ＲＯＭの領
域はデータ用ＲＡＭで置換され、それ以降はプログラム
用ＲＯＭからではなく、データ用ＲＡＭがら命令コード
が供給されるようになる。
ＯＭとデータ用ＲＡＭを有するメモリ回路において、前
記プログラム用ＲＯＭの領域の一部分を前記データ用Ｒ
ＡＭに複写する手段と、前記データ用ＲＡＭの複写部分
を前記プログラム用ＲＯＭの領域の前記一部分に重ねて
マッピングする手段とを有することを特徴とするメモリ
回路が、提供される． 〔作用〕 システムの初期状態においては、システムプログラムは
すべてプログラム用ＲＯＭに格納されている。マイクロ
プロセッサはプログラム用ＲＯＭで立ち上がり、システ
ムの初期化を行う．その際に、プログラム用ＲＯＭの領
域の一部分をデータ用ＲＡＭに複写し、データ用ＲＡＭ
の複写部分をプログラム用ＲＯＭの領域の同じ部分に重
ねてマッピングする。その後、プログラム用ＲＯＭの領
域はデータ用ＲＡＭで置換され、それ以降はプログラム
用ＲＯＭからではなく、データ用ＲＡＭがら命令コード
が供給されるようになる。
以下、本発明の一実施例を図面に基づいて説明する．第
１図は本発明の一実施例であるメモリ回路のブロック図
を示す． マイクロプロセッサ（ＭＰＵ）１は１６ビットプロセッ
サであり、アドレス（ＡＯＯ−１５）もデータ（ＤＯＯ
−１５）も１６ビットで構成される。アドレスバス１１
、データバス１２及び制御バス１３はそれぞれ共通バス
５に接続される．制御バス１３にはマイクロプロセッサ
１から各種のコマンド信号、ＭＲＤ （メモリ読出し信
号）、ＭＷＲ （メモリ書込み信号）、ＩＯＲ（Ｉ／Ｏ
ボートの読出し信号）又はＩＯＷ（Ｉ／Ｏボートへの書
込み信号）等が指令される。
１図は本発明の一実施例であるメモリ回路のブロック図
を示す． マイクロプロセッサ（ＭＰＵ）１は１６ビットプロセッ
サであり、アドレス（ＡＯＯ−１５）もデータ（ＤＯＯ
−１５）も１６ビットで構成される。アドレスバス１１
、データバス１２及び制御バス１３はそれぞれ共通バス
５に接続される．制御バス１３にはマイクロプロセッサ
１から各種のコマンド信号、ＭＲＤ （メモリ読出し信
号）、ＭＷＲ （メモリ書込み信号）、ＩＯＲ（Ｉ／Ｏ
ボートの読出し信号）又はＩＯＷ（Ｉ／Ｏボートへの書
込み信号）等が指令される。
システムプログラム記憶用メモリとしてＥＰＲＯＭ２を
使用する。ＥＦＲＯＭ２は３２Ｋワードで構成され、ア
ドレス番地はＯＯＯＯＨ〜７ＦＦＦｆ｛の範囲にある。
使用する。ＥＦＲＯＭ２は３２Ｋワードで構成され、ア
ドレス番地はＯＯＯＯＨ〜７ＦＦＦｆ｛の範囲にある。
ＥＦＲＯＭ２のアドレス端子ＡＤＤＲ １と共通バス５
とはアドレスバス２１で接続され、アドレスの上位３ビ
ット（Ａ １ ２ − １４）が取り込まれる，ＥＦＲ
ＯＭ２のアドレス端子ＡＤＤＲ２と共通バス５とはアド
レスバス２２で接続され、アドレスの下位１２ビット（
Ａ００−１１）が取り込まれる。ＥＦＲＯＭ２のデータ
入出力端子ＤＡＴＡＩと共通バス５とはデータバス２３
で接続され、１６ビットのデータ（Ｄ００−１．５）が
入出力される。ＥＦＲＯＭ２の読出し信号端子ＯＥＩに
は共通バス５及び制御信号線２４を介してマイクロプロ
セッサ１のメモリ読出し信号ＭＲＤが入力される。
とはアドレスバス２１で接続され、アドレスの上位３ビ
ット（Ａ １ ２ − １４）が取り込まれる，ＥＦＲ
ＯＭ２のアドレス端子ＡＤＤＲ２と共通バス５とはアド
レスバス２２で接続され、アドレスの下位１２ビット（
Ａ００−１１）が取り込まれる。ＥＦＲＯＭ２のデータ
入出力端子ＤＡＴＡＩと共通バス５とはデータバス２３
で接続され、１６ビットのデータ（Ｄ００−１．５）が
入出力される。ＥＦＲＯＭ２の読出し信号端子ＯＥＩに
は共通バス５及び制御信号線２４を介してマイクロプロ
セッサ１のメモリ読出し信号ＭＲＤが入力される。
データ用ＲＡＭ （ワーク用メモリ及びＮＣプログラム
用メモリ）としてＣＭＯＳのＳＲＡＭ３を使用する，Ｓ
ＲＡＭ３は１６Ｋワードで構成され、アドレス番地はＣ
ＯＯＯＨ−ＦＦＦＦ｝｛の範囲にあり、バッテリ４でバ
ックアップされている．ＳＲＡＭ３のアドレス端子ＡＤ
ＤＲ３にはセレクタ６によって選択された上位２ビット
のアドレス（ＭＡ１２−１３）がアドレスバス３１を介
して取り込まれる，ＳＲＡＭ３のアドレス端子ＡＤＤＲ
４と共通バス５とはアドレスバス３２で接続され、アド
レスの下位１２ビット（ＡＯＯ−１１）が取り込まれる
，ＳＲＡＭ３のデータ入出力端子ＤＡＴＡ２と共通バス
５とはデータバス３３で接続され、１６ビットのデータ
（ＤＯＯ−１５）が入出力される。ＳＲＡＭ３の読出し
信号端子ＯＥ２にはアンド回路７を介してマイクロプロ
セッサ１のメモリ読出し信号ＭＲＤが入力される．ＳＲ
ＡＭ３の書込み信号端子ＷＥには共通バス５及び制御信
号線３４を介してマイクロプロセッサ１のメモリ書込み
信号ＭＷＲが入力される，ＳＲＡＭ３の容量には余裕が
あり、実際に使用されていない領域が４Ｋバイト以上あ
るものと仮定する．レジスタ８は５ビットで構成され、
電源投入時の初期状態ではクリア信号８２によって全ビ
ットともゼロｒ０１にクリアされる．レジスタ８にはデ
ータパス８１を介してデータの下位４ピット（ＤＯＯ−
０３）及び最上位ビット（Ｄ１５）が取り込まれる．最
上位ビット（Ｄ１５）はレジスタ８の最下位ビットとし
て格納され、下位４ビット（ＤＯＯ−０３）はレジスタ
８の上位４ビットとして格納される．レジスタ８の最下
位ビット（ＲＡＯ）はアンド回路１ｌ及び１２へ、上位
４ビット（ＲＡ１２−１５）はコンパレータ９へそれぞ
れ出力される．レジスタ８へのデータの書込みは制御信
号線８３を介して入力されるマイクロプロセッサ１のＩ
／Ｏ書込み信号１０Ｗによって行われる． コンバレータ９はアドレスの上位４ビット（Ａ１２−１
５）と、レジスタ８の上位４ビット（ＲＡ１２−１５）
とを入力し、両者のアドレスが一敗したときに一致出力
９ａにｒｌ』を出力し、それ以外のときは『０１を出力
する。
用メモリ）としてＣＭＯＳのＳＲＡＭ３を使用する，Ｓ
ＲＡＭ３は１６Ｋワードで構成され、アドレス番地はＣ
ＯＯＯＨ−ＦＦＦＦ｝｛の範囲にあり、バッテリ４でバ
ックアップされている．ＳＲＡＭ３のアドレス端子ＡＤ
ＤＲ３にはセレクタ６によって選択された上位２ビット
のアドレス（ＭＡ１２−１３）がアドレスバス３１を介
して取り込まれる，ＳＲＡＭ３のアドレス端子ＡＤＤＲ
４と共通バス５とはアドレスバス３２で接続され、アド
レスの下位１２ビット（ＡＯＯ−１１）が取り込まれる
，ＳＲＡＭ３のデータ入出力端子ＤＡＴＡ２と共通バス
５とはデータバス３３で接続され、１６ビットのデータ
（ＤＯＯ−１５）が入出力される。ＳＲＡＭ３の読出し
信号端子ＯＥ２にはアンド回路７を介してマイクロプロ
セッサ１のメモリ読出し信号ＭＲＤが入力される．ＳＲ
ＡＭ３の書込み信号端子ＷＥには共通バス５及び制御信
号線３４を介してマイクロプロセッサ１のメモリ書込み
信号ＭＷＲが入力される，ＳＲＡＭ３の容量には余裕が
あり、実際に使用されていない領域が４Ｋバイト以上あ
るものと仮定する．レジスタ８は５ビットで構成され、
電源投入時の初期状態ではクリア信号８２によって全ビ
ットともゼロｒ０１にクリアされる．レジスタ８にはデ
ータパス８１を介してデータの下位４ピット（ＤＯＯ−
０３）及び最上位ビット（Ｄ１５）が取り込まれる．最
上位ビット（Ｄ１５）はレジスタ８の最下位ビットとし
て格納され、下位４ビット（ＤＯＯ−０３）はレジスタ
８の上位４ビットとして格納される．レジスタ８の最下
位ビット（ＲＡＯ）はアンド回路１ｌ及び１２へ、上位
４ビット（ＲＡ１２−１５）はコンパレータ９へそれぞ
れ出力される．レジスタ８へのデータの書込みは制御信
号線８３を介して入力されるマイクロプロセッサ１のＩ
／Ｏ書込み信号１０Ｗによって行われる． コンバレータ９はアドレスの上位４ビット（Ａ１２−１
５）と、レジスタ８の上位４ビット（ＲＡ１２−１５）
とを入力し、両者のアドレスが一敗したときに一致出力
９ａにｒｌ』を出力し、それ以外のときは『０１を出力
する。
セレクタ６はアドレスの上位２ビット（Ａ１２１３）を
入力し、コンパレータ９の一致出力９ａがｒＱＪのとき
はそのアドレス（ＡＩ２−１３）を、ｒｌＪ （７）と
きはｒ１１１なるデータをＳＲＡＭ３へのアドレス（Ｍ
Ａ１２−１３）として出力する。
入力し、コンパレータ９の一致出力９ａがｒＱＪのとき
はそのアドレス（ＡＩ２−１３）を、ｒｌＪ （７）と
きはｒ１１１なるデータをＳＲＡＭ３へのアドレス（Ｍ
Ａ１２−１３）として出力する。
アドレスデコーダ１０は上位２ビットのアドレス（Ａ１
５．１４）がｒｌ １１又はｒＯＸ』（７）時に、それ
ぞれの端子からチップセレクト信号ｒ１１を出力する（
Ｘは０−Ｆの任意の数を表す）．即ち、アドレスがＳＲ
ＡＭ３のアドレスｒｃｏｏＯＨ−ＦＦＦＦＨＪ、又はＥ
ＰＲｏＭ２のアドレスｒｏ Ｏ Ｏ Ｏ Ｈ 〜７ Ｆ
Ｆ Ｆ ＨＪ ヲ選択シｔ．−ｊ！：キニチップセレ
クト信号を出力する． アンド回路１１はコンパレータ９の一致出力９ａ及びレ
ジスタ８の最下位ビットの出力ＲＡＯを取り込み、その
論理積信号１１ａを出力する。
５．１４）がｒｌ １１又はｒＯＸ』（７）時に、それ
ぞれの端子からチップセレクト信号ｒ１１を出力する（
Ｘは０−Ｆの任意の数を表す）．即ち、アドレスがＳＲ
ＡＭ３のアドレスｒｃｏｏＯＨ−ＦＦＦＦＨＪ、又はＥ
ＰＲｏＭ２のアドレスｒｏ Ｏ Ｏ Ｏ Ｈ 〜７ Ｆ
Ｆ Ｆ ＨＪ ヲ選択シｔ．−ｊ！：キニチップセレ
クト信号を出力する． アンド回路１１はコンパレータ９の一致出力９ａ及びレ
ジスタ８の最下位ビットの出力ＲＡＯを取り込み、その
論理積信号１１ａを出力する。
アンド回路ｌ２はコンパレータ９の出力をＨ能動入力端
子に、レジスタ８の最下位ビット出力をＬ能動入力端子
にそれぞれ取り込み、その論理積信号をアンド回路７の
Ｌ能動入力端子へ出力する．アンド回路１３はアンド回
路１ｌの出力をＬ能動入力端子に、アドレスデコーダ１
０のアドレス（Ａ １ ５． １ ４ ） カｒｏ
ＸＪ Ｏ）時（Ｄ出力をＨ能動入力端子にそれぞれ取り
込み、その論理積信号をＥＦＲＯＭ２のチップ選択入力
端子ＣＳＩへ出力する． オア回路１４はコンバレータ９の一致出力９ａ及びアド
レス（Ａ１５．１４）が『ｌ１１の時のアドレスデコー
ダ１０の出力を取り込み、その論理和信号をＳＲＡＭ３
のチップ選択入力端子ＣＳ２へ出力する。
子に、レジスタ８の最下位ビット出力をＬ能動入力端子
にそれぞれ取り込み、その論理積信号をアンド回路７の
Ｌ能動入力端子へ出力する．アンド回路１３はアンド回
路１ｌの出力をＬ能動入力端子に、アドレスデコーダ１
０のアドレス（Ａ １ ５． １ ４ ） カｒｏ
ＸＪ Ｏ）時（Ｄ出力をＨ能動入力端子にそれぞれ取り
込み、その論理積信号をＥＦＲＯＭ２のチップ選択入力
端子ＣＳＩへ出力する． オア回路１４はコンバレータ９の一致出力９ａ及びアド
レス（Ａ１５．１４）が『ｌ１１の時のアドレスデコー
ダ１０の出力を取り込み、その論理和信号をＳＲＡＭ３
のチップ選択入力端子ＣＳ２へ出力する。
アンド回路７はアンド回路１２の出力をＬ能動入力端子
に、マイクロプロセッサ１のメモリ読出し信号ＭＲＤを
Ｈ能動入力端子にそれぞれ取り込み、その論理積信号を
ＳＲＡＭ３の読出し信号端子ＯＥ２に出力する。
に、マイクロプロセッサ１のメモリ読出し信号ＭＲＤを
Ｈ能動入力端子にそれぞれ取り込み、その論理積信号を
ＳＲＡＭ３の読出し信号端子ＯＥ２に出力する。
レディ信号制御回路ｌ５はマイクロプロセッサ１がアク
セスした対象、即ちＥＰＲＯＭ２又はＳＲＡＭ３のどち
らかをアクセスしたかに応じて異なるタイミングでレデ
ィ信号１５ａをマイクロプロセッサ１に返す働きをする
。一般にＥＦＲＯＭ２はＳＲＡＭ３に比べてアクセスタ
イムが遅い．従って、本実施例ではＥＦＲＯＭ２からデ
ータを読み出す場合には、レディ信号１５ａはマイクロ
プロセッサ１へ遅く返され、逆にＳＲＡＭ３からデータ
を読み出す場合には、レディ信号１５ａはマイクロプロ
セッサ１へ早く返される．しかし、本実施例ではアンド
回路１１の出力がオンｒｌＪの時には、ＳＲＡＭ３から
データを読み出すのと同じタイミングでレディ信号１５
ａが出るように変更されている． 次に本実施例の動作を説明する． 電源投入後の初期状態におけるメモリのアドレス空間の
状態を第２図に示す。初期状態ではＥＰＲＯＭ２は全ア
ドレス空間のうちＯＯＯＯＨ〜７ＦＦＦＨに、ＳＲＡＭ
３はＣＯＯＯＨ−Ｆ Ｆ Ｆ ＦＨに配置されているも
のとする． レジスタ８は電源投入後の初期状態では、全ビットがク
リアされており、ｒＱＪを出力する。即ち、レジスタ８
の最下位ビット（ＲＡＯ）からはｒＱＪがアンド回路１
１へ、上位４ビット（ＲＡ１２−１５）からはｒ０ ０
０ ０Ｊがコンバレータ９へそれぞれ出力される。従
って、コンパレータ９の一致出力９ａはマイクロプロセ
ッサｌからの上位アドレス（Ａ１２−１５）がｒｏ Ｏ
Ｏ ＯＪのとき、即ちアドレスがｒｏｏｏＯＨ〜ＯＦ
ＦＰＨ１の時にのみｒｌ』となる。マイクロプロセッサ
１がこの範囲のアドレスを読み出そうとすると、ＥＰＲ
ＯＭ２及びＳＲＡＭ３の両方のチップ選択入力端子ＣＳ
ｌ及びＣＳ２にはチップセレクト信号のｒｌ１が入力さ
れる。しかし、アンド回路１２とアンド回路７の働きに
よって、ＳＲＡＭ３の読出し信号端子ＯＥ２には『０１
の出力イネーブル信号が入力されるので、実際にはＥＰ
ＲＯＭ２からデータが読み出される。
セスした対象、即ちＥＰＲＯＭ２又はＳＲＡＭ３のどち
らかをアクセスしたかに応じて異なるタイミングでレデ
ィ信号１５ａをマイクロプロセッサ１に返す働きをする
。一般にＥＦＲＯＭ２はＳＲＡＭ３に比べてアクセスタ
イムが遅い．従って、本実施例ではＥＦＲＯＭ２からデ
ータを読み出す場合には、レディ信号１５ａはマイクロ
プロセッサ１へ遅く返され、逆にＳＲＡＭ３からデータ
を読み出す場合には、レディ信号１５ａはマイクロプロ
セッサ１へ早く返される．しかし、本実施例ではアンド
回路１１の出力がオンｒｌＪの時には、ＳＲＡＭ３から
データを読み出すのと同じタイミングでレディ信号１５
ａが出るように変更されている． 次に本実施例の動作を説明する． 電源投入後の初期状態におけるメモリのアドレス空間の
状態を第２図に示す。初期状態ではＥＰＲＯＭ２は全ア
ドレス空間のうちＯＯＯＯＨ〜７ＦＦＦＨに、ＳＲＡＭ
３はＣＯＯＯＨ−Ｆ Ｆ Ｆ ＦＨに配置されているも
のとする． レジスタ８は電源投入後の初期状態では、全ビットがク
リアされており、ｒＱＪを出力する。即ち、レジスタ８
の最下位ビット（ＲＡＯ）からはｒＱＪがアンド回路１
１へ、上位４ビット（ＲＡ１２−１５）からはｒ０ ０
０ ０Ｊがコンバレータ９へそれぞれ出力される。従
って、コンパレータ９の一致出力９ａはマイクロプロセ
ッサｌからの上位アドレス（Ａ１２−１５）がｒｏ Ｏ
Ｏ ＯＪのとき、即ちアドレスがｒｏｏｏＯＨ〜ＯＦ
ＦＰＨ１の時にのみｒｌ』となる。マイクロプロセッサ
１がこの範囲のアドレスを読み出そうとすると、ＥＰＲ
ＯＭ２及びＳＲＡＭ３の両方のチップ選択入力端子ＣＳ
ｌ及びＣＳ２にはチップセレクト信号のｒｌ１が入力さ
れる。しかし、アンド回路１２とアンド回路７の働きに
よって、ＳＲＡＭ３の読出し信号端子ＯＥ２には『０１
の出力イネーブル信号が入力されるので、実際にはＥＰ
ＲＯＭ２からデータが読み出される。
マイクロプロセッサ１はＥＰＲＯＭ２に格納されている
ソフトウェアにより、まずはシステムの初期化を始める
．そして、その処理ルーチンのなかで次の処理を行う． （ａ）レジスタ８にｒｏｏｏｏｏｏｏｏｏｏｏ００１０
０Ｊを書き込む。これによって、レジスタ８の上位４ビ
ットの出力（ＲＡ１２−１５）はｒｏ １ ０ ０Ｊと
なり、レジスタ８の最下位ビットの出力（ＲＡＯ）はｒ
Ｑ４となる（ｂ）ＥＰＲＯＭ２からアドレスｒ４０００
Ｈ〜７ＦＦＦＨＪの間の全データを読出し、読出した全
データを再び同じアドレスに書き込む．（ｃ）レジスタ
８にｒｔｏｏｏｏｏｏｏｏｏｏＯｕＪを書き込む。これ
によって、レジスタ８の上位４ビットの出力（ＲＡ１２
−１５）は前と同じｒ０ １ ０ ０Ｊであるが、レジ
スタ８の最下位ビットの出力（ＲＡＯ）はｆｉ１に変化
する． 上記（ａ）の操作によって、コンパレータ９の一致出力
９ａはマイクロプロセッサ１からの上位７ＦＬｚス（Ａ
１２−１５）がｒｏ１００ｔのとき、即ち７ＦＩｚスが
ｒ４０００Ｈ 〜４ＦＦＦＨ１（７）時にのみｒｌ１と
なる。
ソフトウェアにより、まずはシステムの初期化を始める
．そして、その処理ルーチンのなかで次の処理を行う． （ａ）レジスタ８にｒｏｏｏｏｏｏｏｏｏｏｏ００１０
０Ｊを書き込む。これによって、レジスタ８の上位４ビ
ットの出力（ＲＡ１２−１５）はｒｏ １ ０ ０Ｊと
なり、レジスタ８の最下位ビットの出力（ＲＡＯ）はｒ
Ｑ４となる（ｂ）ＥＰＲＯＭ２からアドレスｒ４０００
Ｈ〜７ＦＦＦＨＪの間の全データを読出し、読出した全
データを再び同じアドレスに書き込む．（ｃ）レジスタ
８にｒｔｏｏｏｏｏｏｏｏｏｏＯｕＪを書き込む。これ
によって、レジスタ８の上位４ビットの出力（ＲＡ１２
−１５）は前と同じｒ０ １ ０ ０Ｊであるが、レジ
スタ８の最下位ビットの出力（ＲＡＯ）はｆｉ１に変化
する． 上記（ａ）の操作によって、コンパレータ９の一致出力
９ａはマイクロプロセッサ１からの上位７ＦＬｚス（Ａ
１２−１５）がｒｏ１００ｔのとき、即ち７ＦＩｚスが
ｒ４０００Ｈ 〜４ＦＦＦＨ１（７）時にのみｒｌ１と
なる。
次に上記（ｂ）の操作によって、マイクロプロセッサ１
がこの範囲のアドレスｒ４０００Ｈ〜４ＦＦＦＨＪを読
み出そうとすると、ＥＦＲＯＭ２及びＳＲＡＭ３の両方
のチップ選択入力端子ＣＳ１及びＣＳ２にはチップセレ
クト信号ｒｌＪが入力される．しかし、アンド回路１２
とアンド回路７の働きによって、ＳＲＡＭ３の読出し信
号端子ＯＥ２には『０』の出力イネーブル信号が入力さ
れるので、実際にはＥＰＲＯＭ２からのみデータが読み
出される．また、マイクロプロセッサ１が７Ｆｌｚス’
５０００Ｈ〜７ＦＦＦＨＪ をａみ出そうとすると、コ
ンバレータ９の一敗出力９ａはｒＱＪになるため、ＥＰ
ＲＯＭ２のチップ選択入力端子ＣＳＩにはチップセレク
ト信号ｒｌＪが入力され、ＳＲＡＭ３のチップ選択入力
端子ＣＳ２にはチップセレクト信号ｒＱｊが入力され、
ＥＰＲＯＭ２からのみデータが読み出される。即ち、マ
イクロプロセッサ１はアドレスｒ４０００Ｈ〜７ＦＦＦ
ＨＪのデータをＥＰＲＯＭ２から読み出す． 次に、マイクロプロセッサ１はアドレスｒ４０００Ｈ〜
７ＦＦＦＨＪに読出したデータの書込み操作を行う。こ
のアドレスｒ４０００Ｈ〜７ＦＦＦＨＪに対応するメモ
リはＥＦＲＯＭ２だけであり、本来書込み操作は無意味
となるのだが、本実施例テハ、アドレスｒ４０００Ｈ〜
４ＦＦＦＨ１のときコンパレータ９の一致出力がｖ１１
になるため、ＳＲＡＭ３がセレクトされ、データが書き
込まれる。そのとき、コンパレータ９の一敗出力がｒｌ
Ｊになり、それに応じてセレクタ６からはｒｌ ＩＪな
るデータがＳＲＡＭ３の上位アドレス２ビット（ＭＡ１
２−１３）として出力されるから、ＳＲＡＭ３の１６Ｋ
ワードのうち、最後の４Ｋワードにデータが書かれるこ
とになる。
がこの範囲のアドレスｒ４０００Ｈ〜４ＦＦＦＨＪを読
み出そうとすると、ＥＦＲＯＭ２及びＳＲＡＭ３の両方
のチップ選択入力端子ＣＳ１及びＣＳ２にはチップセレ
クト信号ｒｌＪが入力される．しかし、アンド回路１２
とアンド回路７の働きによって、ＳＲＡＭ３の読出し信
号端子ＯＥ２には『０』の出力イネーブル信号が入力さ
れるので、実際にはＥＰＲＯＭ２からのみデータが読み
出される．また、マイクロプロセッサ１が７Ｆｌｚス’
５０００Ｈ〜７ＦＦＦＨＪ をａみ出そうとすると、コ
ンバレータ９の一敗出力９ａはｒＱＪになるため、ＥＰ
ＲＯＭ２のチップ選択入力端子ＣＳＩにはチップセレク
ト信号ｒｌＪが入力され、ＳＲＡＭ３のチップ選択入力
端子ＣＳ２にはチップセレクト信号ｒＱｊが入力され、
ＥＰＲＯＭ２からのみデータが読み出される。即ち、マ
イクロプロセッサ１はアドレスｒ４０００Ｈ〜７ＦＦＦ
ＨＪのデータをＥＰＲＯＭ２から読み出す． 次に、マイクロプロセッサ１はアドレスｒ４０００Ｈ〜
７ＦＦＦＨＪに読出したデータの書込み操作を行う。こ
のアドレスｒ４０００Ｈ〜７ＦＦＦＨＪに対応するメモ
リはＥＦＲＯＭ２だけであり、本来書込み操作は無意味
となるのだが、本実施例テハ、アドレスｒ４０００Ｈ〜
４ＦＦＦＨ１のときコンパレータ９の一致出力がｖ１１
になるため、ＳＲＡＭ３がセレクトされ、データが書き
込まれる。そのとき、コンパレータ９の一敗出力がｒｌ
Ｊになり、それに応じてセレクタ６からはｒｌ ＩＪな
るデータがＳＲＡＭ３の上位アドレス２ビット（ＭＡ１
２−１３）として出力されるから、ＳＲＡＭ３の１６Ｋ
ワードのうち、最後の４Ｋワードにデータが書かれるこ
とになる。
従って、上記（ｂ）の処理によって、ＥＰＲＯＭ２（７
）ｒ４０００Ｈ 〜４ＦＦＦＨＪ （７）４Ｋ’７−｝
’のデータがＳＲＡＭ３の後半の４Ｋワードにそっくり
コピーされたことになる． 次に上記（ｃ）の操作を行うと、アドレス『４０００Ｈ
〜４ＦＦＦＨＪをアクセスした時にＥＰＲＯＭ２のチッ
プセレクトが禁止されるようになる．それは、レジスタ
８の最下位ビットの出力（ＲＡＯ）及びコンバレータ９
の一致出力９ａが共にｒ１』となり、アンド回路ｌ１の
出力がｒ１１になるためである。これと同時にＳＲＡＭ
３の読出し信号端子ＯＥ２にはｒｌ３の出力イネーブル
信号が入るようになる．従って、アドレスｒ４ ０ ０
０ Ｈ 〜４ Ｆ Ｆ Ｆ ＨＪ ｔ−７クセスシタ
時ニは、データはＳＲＡＭ３から出力されるようになる
． 一 以上の操作終了後のアドレスマップを第３図に示す。即
ち、アドレスマップ上、アドレス１４０００Ｈ〜４ＦＦ
ＦＩ｛Ｊの内容はＥＦＲＯＭ２からＳＲＡＭ３の内容に
置き換わったことになる．また、この領域に対するレデ
ィ信号についても、アンド回路ｌ１のｒｌ１の出力によ
ってＥＦＲＯＭ２の場合よりも速くマイクロプロセッサ
１に返されるのでマイクロプロセッサ１はＥＦＲＯＭ２
の時よりも速くプログラムを実行することができるよう
になる。
）ｒ４０００Ｈ 〜４ＦＦＦＨＪ （７）４Ｋ’７−｝
’のデータがＳＲＡＭ３の後半の４Ｋワードにそっくり
コピーされたことになる． 次に上記（ｃ）の操作を行うと、アドレス『４０００Ｈ
〜４ＦＦＦＨＪをアクセスした時にＥＰＲＯＭ２のチッ
プセレクトが禁止されるようになる．それは、レジスタ
８の最下位ビットの出力（ＲＡＯ）及びコンバレータ９
の一致出力９ａが共にｒ１』となり、アンド回路ｌ１の
出力がｒ１１になるためである。これと同時にＳＲＡＭ
３の読出し信号端子ＯＥ２にはｒｌ３の出力イネーブル
信号が入るようになる．従って、アドレスｒ４ ０ ０
０ Ｈ 〜４ Ｆ Ｆ Ｆ ＨＪ ｔ−７クセスシタ
時ニは、データはＳＲＡＭ３から出力されるようになる
． 一 以上の操作終了後のアドレスマップを第３図に示す。即
ち、アドレスマップ上、アドレス１４０００Ｈ〜４ＦＦ
ＦＩ｛Ｊの内容はＥＦＲＯＭ２からＳＲＡＭ３の内容に
置き換わったことになる．また、この領域に対するレデ
ィ信号についても、アンド回路ｌ１のｒｌ１の出力によ
ってＥＦＲＯＭ２の場合よりも速くマイクロプロセッサ
１に返されるのでマイクロプロセッサ１はＥＦＲＯＭ２
の時よりも速くプログラムを実行することができるよう
になる。
以上のように、本実施例によれば、従来ＥＰＲＯＭに格
納していたソフトウェアの一部をＳＲＡＭ中の余剰領域
にそのままコピーして実行できるので、ＳＲＡＭの高速
性を利用してプログラムの実行スピードをアップするこ
とが可能になる。
納していたソフトウェアの一部をＳＲＡＭ中の余剰領域
にそのままコピーして実行できるので、ＳＲＡＭの高速
性を利用してプログラムの実行スピードをアップするこ
とが可能になる。
また本実施例のようにＳＲＡＭはバッチリの使用によっ
てデータが保持されているため、ＥＦＲＯＭからＳＲＡ
Ｍへのデータ転送は必ずしも毎回行う必要はない。たと
えば電源投入時にある特別な操作を行った場合にのみ転
送が行われるようにする。さらに、このような機能を利
用して転送後にその一部をオペレータが書き換え可能と
することによって、ソフトウェアのバグをＥＦＲＯＭそ
のものを交換することなしに修正することができるとい
う利点も生ずる。
てデータが保持されているため、ＥＦＲＯＭからＳＲＡ
Ｍへのデータ転送は必ずしも毎回行う必要はない。たと
えば電源投入時にある特別な操作を行った場合にのみ転
送が行われるようにする。さらに、このような機能を利
用して転送後にその一部をオペレータが書き換え可能と
することによって、ソフトウェアのバグをＥＦＲＯＭそ
のものを交換することなしに修正することができるとい
う利点も生ずる。
このような機能をより活用するために、ＥＰＲＯＭの領
域のうちＳＲＡＭに置き換えられる領域を複数個保持し
できるようにした実施例を第４図に示す。第４図では第
ＩＩＩと異なる部分のみを示し、変更しない部分につい
ては省略している．まず、レジスタ８５は９ビットで構
成される．電源投入時の初期状態ではクリア信号８２に
よって全ビットともゼロｒ０１にクリアされる．レジス
タ８５にはデータバス８１を介してデータの下位４ビッ
ト（ＤＯＯ−０３）、中間４ビット（Ｄ０４−０７）及
び最上位ビット（Ｄ１５）が取り込まれる．最上位ビッ
ト（Ｄ１５）はレジスタ８の最下位ビットとして格納さ
れ、中間４ビット（ＤＯ４−０７）はレジスタ８５の中
間４ビットとして格納され、下位４ビッ｝ （ＤＯＯ−
０３）はレジスタ８の上位４ビットとして格納される。
域のうちＳＲＡＭに置き換えられる領域を複数個保持し
できるようにした実施例を第４図に示す。第４図では第
ＩＩＩと異なる部分のみを示し、変更しない部分につい
ては省略している．まず、レジスタ８５は９ビットで構
成される．電源投入時の初期状態ではクリア信号８２に
よって全ビットともゼロｒ０１にクリアされる．レジス
タ８５にはデータバス８１を介してデータの下位４ビッ
ト（ＤＯＯ−０３）、中間４ビット（Ｄ０４−０７）及
び最上位ビット（Ｄ１５）が取り込まれる．最上位ビッ
ト（Ｄ１５）はレジスタ８の最下位ビットとして格納さ
れ、中間４ビット（ＤＯ４−０７）はレジスタ８５の中
間４ビットとして格納され、下位４ビッ｝ （ＤＯＯ−
０３）はレジスタ８の上位４ビットとして格納される。
レジスタ８の最下位ビット（ＲＡＯ）はアンド回路１１
及びｌ２へ、中間４ビット（ＲＢ１２−１５）はコンバ
レータ９２へ、上位４ビット（ＲＡ１２−１５）はコン
パレータ９１へそれぞれ出力される． コンパレータ９１はアドレスの上位４ビット（Ａ１２−
１５）と、レジスタ８の上位４ビット（ＲＡ１２−１５
）とを入力し、両者のアドレスが一致したときにｒｌＪ
を出力し、それ以外のときはｒＱ１を出力する。コンバ
レータ９２はアドレスの上位４ビット（ＡＩ２−１５）
と、レジスタ８の中間４ビット（ＲＢ１２−１５）とを
入力し、両者のアドレスが一致したときに一致出力ｒ’
１１を出力し、それ以外のときはｒＱＪを出力する． コンパレータ９１及び９２の一致出力はオア回路ｌ６に
取り込まれ、両出力の論理和信号がそれぞれアンド回路
１１及び１２、オア回路１４へ出力される．さらに、コ
ンパレータ９１及び９２の一致出力はセレクタ６１へ取
り込まれる。
及びｌ２へ、中間４ビット（ＲＢ１２−１５）はコンバ
レータ９２へ、上位４ビット（ＲＡ１２−１５）はコン
パレータ９１へそれぞれ出力される． コンパレータ９１はアドレスの上位４ビット（Ａ１２−
１５）と、レジスタ８の上位４ビット（ＲＡ１２−１５
）とを入力し、両者のアドレスが一致したときにｒｌＪ
を出力し、それ以外のときはｒＱ１を出力する。コンバ
レータ９２はアドレスの上位４ビット（ＡＩ２−１５）
と、レジスタ８の中間４ビット（ＲＢ１２−１５）とを
入力し、両者のアドレスが一致したときに一致出力ｒ’
１１を出力し、それ以外のときはｒＱＪを出力する． コンパレータ９１及び９２の一致出力はオア回路ｌ６に
取り込まれ、両出力の論理和信号がそれぞれアンド回路
１１及び１２、オア回路１４へ出力される．さらに、コ
ンパレータ９１及び９２の一致出力はセレクタ６１へ取
り込まれる。
セレクタ６１はコンパレータ９１及び９２の一致出力の
組合せがｒｏＯＪのときはアドレスの上位２ヒッ｝ （
ＡＩ ２−１ ３） ヲ、ｒｌ ＯＪ （Ｄときハｒ
１ ０ １ナ）ｂテ−タを、ｔｏ Ｉ Ｊ （Ｄトｅｋ
ハｒ １１１なるデータをＳＲＡＭ３のＡＤＤＲ３へ、
アドレス（ＭＡ１２−１３）として出力する。
組合せがｒｏＯＪのときはアドレスの上位２ヒッ｝ （
ＡＩ ２−１ ３） ヲ、ｒｌ ＯＪ （Ｄときハｒ
１ ０ １ナ）ｂテ−タを、ｔｏ Ｉ Ｊ （Ｄトｅｋ
ハｒ １１１なるデータをＳＲＡＭ３のＡＤＤＲ３へ、
アドレス（ＭＡ１２−１３）として出力する。
第４図の構成によって、４Ｋワードの置き換え可能な領
域をＳＲＡＭａ上に２箇所設定することができる。
域をＳＲＡＭａ上に２箇所設定することができる。
これをさらにＮ個の置き換え領域に拡張する場合には、
レジスタ８５の内、上位アドレスビットを指定する部分
をＮ個にし、それぞれにアドレスコンパレー夕を設け、
セレクタもそれに応じて（Ｎ＋ １ ’）対１のものに
拡張すれば良い。
レジスタ８５の内、上位アドレスビットを指定する部分
をＮ個にし、それぞれにアドレスコンパレー夕を設け、
セレクタもそれに応じて（Ｎ＋ １ ’）対１のものに
拡張すれば良い。
以上説明したように本発明によれば、ＳＲＡＭの高速性
を利用してプログラムの実行スピードを大幅に向上する
ことができ、また、高速性を要求される部分のみをＳＲ
ＡＭに書込むだけでよくＳＲＡＭの容量を大きくしなく
てもよくなり、コスト的にも安価なメモリ回路を実現す
ることができる。
を利用してプログラムの実行スピードを大幅に向上する
ことができ、また、高速性を要求される部分のみをＳＲ
ＡＭに書込むだけでよくＳＲＡＭの容量を大きくしなく
てもよくなり、コスト的にも安価なメモリ回路を実現す
ることができる。
第１図は本発明の一実施例であるメモリ回路のブロック
図、 第２図は電源投入後の初期状態におけるメモリのアドレ
ス空間の状態を示す図、 第３図は操作終了後のアドレスマップを示す図、第４図
は本発明の他の実施例であるメモリ回路のブロック図で
ある。 １・−・一 一マイクロプロセッサ ２ −ＥＦＲＯＭ ３・−・−・−・・−・−ＣＭＯＳ ＳＲＡＭ４・−
・・・・・−−−一−−−−バッテリ５・一一一一一一
・−・・−・・・共通バス６、６ １−−−−−−一・
一−−−一−−セレクタ８、８５・− レジスタ ９、９１、９ ２−−−−一・−・・−・・・コンパレ
ータ７、ｌ１、１２、１３−・・・−・・−−−一−−
アンド回路１０・一−−一一一−一−・− デコーダ１
４、１ ６−−−−一・−−−−−−−・・オア回路１
５−一−−・−・−・一−−一−レディ信号制御回路
特許出願人 ファナック株式会社 代理人 弁理士 服部毅巖 第４ 図
図、 第２図は電源投入後の初期状態におけるメモリのアドレ
ス空間の状態を示す図、 第３図は操作終了後のアドレスマップを示す図、第４図
は本発明の他の実施例であるメモリ回路のブロック図で
ある。 １・−・一 一マイクロプロセッサ ２ −ＥＦＲＯＭ ３・−・−・−・・−・−ＣＭＯＳ ＳＲＡＭ４・−
・・・・・−−−一−−−−バッテリ５・一一一一一一
・−・・−・・・共通バス６、６ １−−−−−−一・
一−−−一−−セレクタ８、８５・− レジスタ ９、９１、９ ２−−−−一・−・・−・・・コンパレ
ータ７、ｌ１、１２、１３−・・・−・・−−−一−−
アンド回路１０・一−−一一一−一−・− デコーダ１
４、１ ６−−−−一・−−−−−−−・・オア回路１
５−一−−・−・−・一−−一−レディ信号制御回路
特許出願人 ファナック株式会社 代理人 弁理士 服部毅巖 第４ 図
Claims (4)
- （１）プログラム用ＲＯＭとデータ用ＲＡＭを有するメ
モリ回路において、 前記プログラム用ＲＯＭの領域の一部分を前記データ用
ＲＡＭに複写する手段と、 前記データ用ＲＡＭの複写部分を前記プログラム用ＲＯ
Ｍの領域の前記一部分に重ねてマッピングする手段とを
有することを特徴とするメモリ回路。 - （２）前記データ用ＲＡＭのマッピングされた領域がソ
フトウェア設定可能であることを特徴とする特許請求の
範囲第１項記載のメモリ回路。 - （３）前記データ用ＲＡＭはバッテリバックアップされ
ていることを特徴とする特許請求の範囲第１項記載のメ
モリ回路。 - （４）前記プログラム用ＲＯＭに重ねてマッピングでき
る前記データ用ＲＡＭの領域が複数個あることを特徴と
する特許請求の範囲第１項記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050662A JPH02230350A (ja) | 1989-03-02 | 1989-03-02 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050662A JPH02230350A (ja) | 1989-03-02 | 1989-03-02 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02230350A true JPH02230350A (ja) | 1990-09-12 |
Family
ID=12865165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1050662A Pending JPH02230350A (ja) | 1989-03-02 | 1989-03-02 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02230350A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005010897A (ja) * | 2003-06-17 | 2005-01-13 | Nec Corp | 計算機システム、計算機システム起動方法およびプログラム |
| KR100482360B1 (ko) * | 1997-08-20 | 2005-08-25 | 삼성전자주식회사 | 램과 롬을 구비한 시스템 및 어드레스 맵핑방법 |
| US7189625B2 (en) | 2002-06-05 | 2007-03-13 | Nippon Telegraph And Telephone Corporation | Micromachine and manufacturing method |
| JP2019017929A (ja) * | 2017-07-21 | 2019-02-07 | 株式会社三洋物産 | 遊技機 |
-
1989
- 1989-03-02 JP JP1050662A patent/JPH02230350A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100482360B1 (ko) * | 1997-08-20 | 2005-08-25 | 삼성전자주식회사 | 램과 롬을 구비한 시스템 및 어드레스 맵핑방법 |
| US7189625B2 (en) | 2002-06-05 | 2007-03-13 | Nippon Telegraph And Telephone Corporation | Micromachine and manufacturing method |
| JP2005010897A (ja) * | 2003-06-17 | 2005-01-13 | Nec Corp | 計算機システム、計算機システム起動方法およびプログラム |
| US7313683B2 (en) | 2003-06-17 | 2007-12-25 | Nec Corporation | Computer system and method which boots from a bootup-memory-image stored in nonvolatile memory and copies data within an address range of predetermined width to main memory so that the system boots quickly after initialization |
| JP2019017929A (ja) * | 2017-07-21 | 2019-02-07 | 株式会社三洋物産 | 遊技機 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4412281A (en) | Distributed signal processing system | |
| EP0447736B1 (en) | Multiprocessor system having distributed shared resources and dynamic and selective global data replication and method therefor | |
| US4307447A (en) | Programmable controller | |
| EP0431467B1 (en) | Multiprocessor system having distributed shared resources and dynamic global data replication | |
| CN1235148C (zh) | 管理数据处理器系统中虚拟化的物理存储器的方法和系统 | |
| EP0135753B1 (en) | Storage selection override apparatus for a multi-microprocessor implemented data processing system | |
| CN1227594C (zh) | 管理多处理器系统中虚拟化的物理存储器的方法和系统 | |
| JPH06187283A (ja) | カード | |
| KR19980069757A (ko) | 마이크로프로세서 및 멀티프로세서 시스템 | |
| EP0138352B1 (en) | Method of operating a data processing system via depictor-linked microcode and logic circuitry | |
| WO1994008291A1 (en) | AUTOMATIC LOGICAL CPU ASSIGNMENT OF PHYSICAL CPUs | |
| WO1994008291A9 (en) | AUTOMATIC LOGICAL CPU ASSIGNMENT OF PHYSICAL CPUs | |
| JPH02230350A (ja) | メモリ回路 | |
| US6542955B1 (en) | Microcontroller virtual memory system and method | |
| EP0172523B1 (en) | Microcomputer having at least one input-output unit | |
| JP2000194551A (ja) | フラッシュメモリ書換え回路 | |
| CN1135800A (zh) | 带有可重新组合的程序状态字的微控制器 | |
| US5355463A (en) | Circuit configuration for transforming the logical address space of a processor unit to the physical address space of a memory | |
| CN112802527B (zh) | 嵌入式闪存高速编程的实现方法、嵌入式闪存的编程系统 | |
| JPH04115337A (ja) | 半導体集積回路 | |
| JP4116211B2 (ja) | 集積回路装置 | |
| JPH01205339A (ja) | マイクロコンピュータシステム | |
| JPH02133851A (ja) | 通信制御装置 | |
| JPH10247150A (ja) | データ処理システム | |
| JPS6136669B2 (ja) |