JPH0245952Y2

JPH0245952Y2 -

Info

Publication number: JPH0245952Y2
Application number: JP13848683U
Authority: JP
Priority date: 1983-09-07
Filing date: 1983-09-07
Publication date: 1990-12-05
Also published as: JPS6046635U

Description

【考案の詳細な説明】本考案は水銀接点リレーの粘着防止装置に関す
る。

一般に水銀接点リレーは弱電分野における入出
力回路、例えば電算機の入出力回路等に用いられ
ている。ここで水銀接点リレーを用いた入出力回
路の一例を第１図に示す。第１図において、１は
入力端子INと出力端子OUTを結ぶ信号伝送路に
介挿された水銀接点リレーの接点部である。入力
端子INに入力された信号は接点部１のオン接点
１ａを介して出力端子OUTへ送出されるもので
ある。２は一端が補助電源（図示省略）に接続さ
れた水銀接点リレーであり、３は水銀接点リレー
２の駆動回路である。この駆動回路３は、ベース
に抵抗４を介して補助電源（図示省略）の電圧
Vccが印加されるとともにエミツタに図示しない
異常検出回路等からリレーのオンオフ指令信号が
送出される第１トランジスタ５と、コレクタに前
記リレー２を介して補助電源（図示省略）の電圧
Vccが印加されるとともにエミツタが接地された
第２トランジスタ６と、第１トランジスタ５のコ
レクタと第２トランジスタ６のベースを結ぶ電路
に介挿された図示極性のダイオード７とで構成さ
れている。このように構成された回路において、
いま第１トランジスタ５のエミツタに異常検出回
路（図示省略）からリレーのオン指令信号、例え
ば「Ｈ」レベル信号が送出されたとする。この場
合第１トランジスタ５のベースおよびエミツタが
ともに「Ｈ」レベルとなるので、補助電源（図示
省略）から抵抗４、第１トランジスタ５のベー
ス、コレクタおよびダイオード７を介して第２ト
ランジスタ６のベースに電流が供給されて、該ト
ランジスタ６はオンされる。第２トランジスタ６
がオンされると補助電源（図示省略）から第２ト
ランジスタ６のコレクタ、エミツタを介して水銀
接点リレー２に電流が流れて該リレー２が励磁さ
れる。この為前記リレー２の接点部１の接極子１
ｃは、図示のようにオン接点１ａに接触する。こ
こで図示しない異常検出回路等が異常を検出し、
その結果第１トランジスタ５のエミツタにリレー
のオフ指令信号、例えば「Ｌ」レベル信号が送出
されたとする。この場合第２トランジスタ６のベ
ースには電流が供給されなくなり、該トランジス
タ６はオフ状態となる。第２トランジスタ６がオ
フされると、水銀接点リレー２に電流が流れなく
なつて該リレー２の励磁は解除される。この為前
記リレーの接点部１の接極子１ｃはオフ接点１ｂ
に接触し、これによつて入力端子INおよび出力
端子OUTを結ぶ電路が開放される。

上記のように構成された回路において、水銀接
点リレー２は接点接触抵抗が低いことや接点のチ
ヤタリングが無い等の利点を有しているが、その
反面長期間にわたつてオンからオフ又はオフから
オンへの切り換えが行なわれないと、水銀の粘性
によつて接点部１に粘着現象が発生する可能性を
有している。例えば装置が正常状態にあるとき
は、前記接極子１ｃをオン接点１ａに接触してお
き、この状態が長期間継続し、装置に異常が発生
したときのみ前記接極子１ｃをオフ接点１ｂ側に
切り換えるような使い方をする場合、接点部１に
水銀の粘着現象が発生してしまい装置の異常発生
時に接極子１ｃをオフ接点１ｂ側に切り換えるこ
とができなくなつてしまう。

本考案は上記の点に鑑みなされたもので、水銀
接点リレーの接点部に粘着現象が発生するのを防
止することができ、これによつて装置の異常発生
時に確実に接点を切り換えることができる水銀接
点リレーの粘着防止装置を提供することを目的と
している。

本考案の構成は、電気信号の伝送路の入出力端
間に第１および第２水銀接点リレーの接点を並列
接続して成る並列回路と、第１入力端に前記リレ
ーのオン、オフ指令信号が供給されるとともに第
２入力端にクロツクパルス信号が供給され且つ前
記リレーを各別に制御する第１および第2NAND
回路と、これらNAND回路のうち一方のNAND
回路の第２入力端にクロツクパルス信号が供給さ
れる電路に介挿された第１オフデイレー回路と、
前記第１および第2NAND回路のうち他方の
NAND回路の第２入力端にクロツクパルス信号
が供給される電路に介挿され、否定回路および第
２オフデイレー回路から成る直列回路とを備え、
出力端子側に接続される各種電子装置が正常であ
るときは第１および第２水銀接点リレーをクロツ
クパルス信号の周期毎に交互にオン状態にさせる
とともに、前記各種電子装置で異常が発生したと
きは第１および第２水銀接点リレーをともにオフ
させるようにしたことを特徴としている。

以下、図面を参照しながら本考案の一実施例を
説明する。第２図において第１図と同一部分は同
一符号を持つて示しその説明は省略する。１２は
第２の水銀接点リレーであり、このリレー１２の
接点部１１は前記接点部１に並列接続されてい
る。前記リレー１２の一端は補助電源（図示省
略）に接続され、他端はトランジスタ１６のコレ
クタ、エミツタを介して接地されている。前記抵
抗４の一端はマルチエミツタ構造のトランジスタ
１５のベースに接続されている。前記抵抗４と図
示しない補助電源の共通接続点２１は抵抗１４を
介してマルチエミツタ構造のトランジスタ２５の
ベースに接続されている。トランジスタ１５のコ
レクタは図示極性のダイオード７を介して前記ト
ランジスタ６のベースに接続されている。トラン
ジスタ２５のコレクタは図示極性のダイオード１
７を介して前記トランジスタ１６のベースに接続
されている。マルチエミツタ構造のトランジスタ
１５，２５の第１エミツタには、出力端子OUT
に接続された各種電子装置（図示省略）が正常で
あるときにリレーのオン信号、例えば「Ｈ」レベ
ル信号が供給され、前記装置で異常が発生したと
きにリレーのオフ信号、例えば「Ｌ」レベル信号
が供給されるものとする。トランジスタ２５の第
２エミツタにはオフデイレー回路１９ａを介して
クロツクパルス信号が図示しないパルス発生器か
ら供給されるものである。トランジスタ１５の第
２エミツタには否定回路１８およびオフデイレー
回路１９ｂを介してクロツクパルス信号が前記パ
ルス発生器（図示省略）から供給されるものであ
る。これらオフデイレー回路１９ａ，１９ｂは前
記クロツクパルス信号を遅延させる機能を持つ。
前記抵抗４、トランジスタ１５、ダイオード７お
よびトランジスタ６で第1NAND回路３０ａを構
成している。前記抵抗１４、トランジスタ２５、
ダイオード１７およびトランジスタ１６で第
2NAND回路３０ｂを構成している。

次に上記のように構成された装置の動作を第３
図に示す信号波形図を参照しながら説明する。第
３図において、CLKはパルス発生器（図示省略）
の出力信号波形を示し、Ａはオフデイレー回路１
９ａからトランジスタ２５の第２エミツタに供給
される（図示Ａ点の）信号波形を示し、Ｂはオフ
デイレー回路１９ｂからトランジスタ１５の第２
エミツタに供給される（図示Ｂ点）の信号波形を
示す。まず、出力端子OUTに接続された各種電
子装置（図示省略）が正常状態にあり、この為ト
ランジスタ１５，２５の第１エミツタに各々
「Ｈ」レベル信号が供給されている場合について
説明する。いま時刻t₁において、トランジスタ２
５の第２エミツタには「Ｈ」レベル信号が供給さ
れ、トランジスタ１５の第２エミツタには「Ｌ」
レベル信号が供給される。この為トランジスタ１
５の第１エミツタが「Ｈ」レベル、第２エミツタ
が「Ｌ」レベルとなるので、第1NAND回路３０
ａの出力、すなわちトランジスタ６のコレクタは
「Ｈ」レベルとなる。これによつて第１水銀接点
リレー２が非励磁状態となり、その接点部１の接
極子１ｃはオフ接点１ｂに接触する。またこのと
きトランジスタ２５の第１および第２エミツタが
ともに「Ｈ」レベルとなるので、第2NAND回路
３０ｂの出力、すなわちトランジスタ１６のコレ
クタは「Ｌ」レベルとなる。これによつて第２水
銀接点リレー１２が励磁されるので、その接点部
１１の接極子１１ｃはオン接点１１ａに接触す
る。次に時刻t₂になると、トランジスタ２５の第
２エミツタには「Ｌ」レベル信号が供給され、ト
ランジスタ１５の第２エミツタには「Ｈ」レベル
信号が供給される。この為トランジスタ１５の第
１および第２エミツタがともに「Ｈ」レベルとな
るので、第1NAND回路３０ａの出力、すなわち
トランジスタ６のコレクタは「Ｌ」レベルとな
る。これによつて第１水銀接点リレー２が励磁さ
れるので、その接点部１の接極子１ｃはオン接点
１ａに接触する。またこのときトランジスタ２５
の第１エミツタが「Ｈ」レベル、第２エミツタが
「Ｌ」レベルとなるので、第2NAND回路３０ｂ
の出力、すなわちトランジスタ１６のコレクタは
「Ｈ」レベルとなる。これによつて第２水銀接点
リレー１２の励磁が解かれ、その接点部１１の接
極子１１ｃはオフ接点１１ｂに接触する。ここで
Ａ点の信号レベルが「Ｈ」から「Ｌ」に切り換わ
る時刻とＢ点の信号レベルが「Ｌ」から「Ｈ」に
切り換わる時刻が仮に同時刻となつたとすると、
前記リレー２，１２の応答時間によつて該リレー
２，１２が両方ともオフ状態になる恐れがある。
しかし本考案においては、例えば第３図の遅延時
間Ｔに示す如くパルス信号を遅延させて、前記応
答時間より長い遅延時間を確保してあるので、前
記リレー２，１２がともにオフ状態になることは
無い。

次に出力端子OUTに接続された各種電子装置
（図示省略）で異常が発生した場合は、トランジ
スタ１５，２５の第１エミツタに各々「Ｌ」レベ
ル信号が供給される。この為トランジスタ１５，
２５の第２エミツタに各々供給される信号レベル
が「Ｈ」、「Ｌ」どちらであつても第１および第
2NAND回路３０ａ，３０ｂの出力、すなわちト
ランジスタ６，１６のコレクタは各々「Ｈ」レベ
ルとなる。これによつて第１および第２水銀接点
リレー２，１２がともに非励磁状態となつて、接
点部１，１１の接極子１ｃ，１１ｃは各々オフ接
点１ｂ、１１ｂに接触する。

以上のように本考案によれば、水銀接点リレー
を２重化し、各種電子装置が正常であるときは第
１および第２水銀接点リレーをクロツクパルス信
号の周期毎に交互にオン状態にさせ、これによつ
て第１および第２水銀接点リレーの接点を交互に
オン、オフさせるようにしたので、第１および第
２水銀接点リレーの接点に粘着現象は発生しな
い。また、オフデイレー回路１９ａ，１９ｂによ
つて第１および第２水銀接点リレーの応答時間よ
り長くクロツクパルス信号の遅延時間を確保して
あるので、装置の正常時に前記リレーの接点が同
時にオフになることは無く、これによつて入出力
端間を結ぶ信号伝送路は開放されない。さらに各
種電子装置で異常が発生した場合には、第１およ
び第２水銀接点リレーをともに確実にオフさせる
ことができる等の効果が得られる。

【図面の簡単な説明】

第１図は水銀接点リレーを用いた従来の入出力
装置の一例を示す回路図、第２図は本考案の一実
施例を示す回路図、第３図は第２図の回路動作を
説明する為の信号波形図である。１，１１……接点部、２，１２……水銀接点リ
レー、６，１６……トランジスタ、１５，２５…
…マルチエミツタ構造のトランジスタ、１８……
否定回路、１９ａ，１９ｂ……オフデイレー回
路、３０ａ，３０ｂ……NAND回路。

Claims

【実用新案登録請求の範囲】

電気信号の伝送路の入出力端間に第１および第
２水銀接点リレーの接点を並列接続して成る並列
回路と、第１入力端に前記リレーのオン、オフ指
令信号が供給されるとともに第２入力端にクロツ
クパルス信号が供給され且つ前記リレーを各別に
制御する第１および第2NAND回路と、これら
NAND回路のうち一方のNAND回路の第２入力
端にクロツクパルス信号が供給される電路に介挿
された第１オフデイレー回路と、前記第１および
第2NAND回路のうち他方のNAND回路の第２
入力端にクロツクパルス信号が供給される電路に
介挿され、否定回路および第２オフデイレー回路
から成る直列回路とを備えたことを特徴とする水
銀接点リレーの粘着防止装置。