JPS59221921A - 半導体スイツチとリレ−のオンオフ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 この発明は、半導体スイッチとリレーを直列に接続して
いる回路において、半導体スイッチとリレーのオンオフ
を制御する回路についてのものである。

例えば、集積回路試験装置では半導体スイッチとリレー
を直列に接続しておき、テスト項目に応じてドライバを
半導体スイッチでオンオフさせたり、試験する集積回路
からドライバを完全に切り離すためリレーをオンオフさ
ぜたりしている。

（ｂ）　　従来技術 従来回路の一例を第１図に示す。

第１図の１〜４は入出力用の端子、５はドライバ、６は
半導体スイッチ、７はリレーである。

第１図の回路を集積回路試験装置に使用する場合を例に
して説明すると、端子１にはテストパターンの論理電圧
を加え、端子２には半導体スイッチ６をオンオフさせる
制御信号を加える。また、端子３にはリレー７をオンオ
フさせる制御信号を加え、端子４には試験する集積回路
を接続する。

このようにすれば、ドライバ５は論理電圧を試験電圧に
変換し、半導体スイッチ６はドライバ５の出力をオンオ
フする。

半導体スイッチ６とリレー７を直列に接続しているので
、リレー７をオンオフしてもドライバ５の出力をオンオ
フすることができる。

このように、半導体スイッチ６とリレー７を直列に接続
して使用する理由は次のとおりである。

例えば、集積回路のファンクションテストとＤＣパラメ
ータテストをする場合、ファンクションテストのときは
リレー７をオンにしておいて半導体スイッチ６で高速に
論理電圧を試験電圧に変換させ、ＤＣパラメータテスト
のときはリレー７をオフにしてドライバ５側のリーク電
流を完全に前衛させるためである。

（Ｃ）　　従来技術の問題点 第１図の従来回路では半導体スイッチ６のオンオフとリ
レー７のオンオフを関連づけて制御していないので、半
導体スイッチ６がオンになっているときにリレー７をオ
ンオフさせる場合がある。

ドライバ５の出力電圧と端子４に接続する集積回路の端
子電圧は違うことが多いので、半導体スイッチ６をオン
のままでリレー７をオンオフさせると、リレー７の接点
に電流が流れリレー７の寿命を短くするという問題があ
る。

（ｄ）　　発明の目的 この発明は、第１図の従来回路に２４５７７手段を追加
し、リレー７をオンオフさせるときは半導体スイッチ６
がオフになっているようにし、リレー７の接点を保護す
ることを目的とする。

（ｅ）　　発明の実施例 まず、この発明による実施例の回路図を第２図に示す。

第２図の１〜７は第１図の１〜７と同じものである。

第２図の８はタイミング回路、９はアンド回路である。

第２図の実施例では、タイミング回路８を遅延回路８１
、アンド回路８２およびオア回路８３で構成している。

次に、第２図のタイムチャートの一例を第３図に示す。

第３図（７）は端子３に加えたリレー７のオンオフ制御
信号の波形図である。ｔｌでオン、ｔａでオフになって
いる。

第３図（イ）はアンド回路８２の出力波形図である。

遅延回路８１は端子３からの信号の立上りだけを時間Ｔ
だけ遅延させる。したがって、第３図（γ）より時間Ｔ
た釦遅れたｔ３でオンになり、第３図（ア）と同じｔ４
でオフになる。

第３図（ｆ））はオア回路８３の出力波形図である。

第３図＜ｙ＞と同じ１．でオンになる。オフになるのは
ｔ５であるが、後述のように第３図＜ｙ＞と同じｔ４で
もよい。

第３図（１）はリレー７のオンオフ状態を示す波形図で
ある。リレー７かｔｌでオンになる理由は次のきおりで
ある。

第３図（１）によりｔｌでリレー７のコイルに駆動用電
源が供給されるが、機械的接点がオンになるための時間
遅れがあり、実際にリレー７がオンになるのはｔｌにな
る。ｔｌとｔｌの差は通常０．５ｍｓ程度である。

同じ理由でｔ５より０．２　ｍ　ｓ程度遅れたｔｏでリ
レー７はオフになる。

第３図から、リレー７がオンオフするときに半導体スイ
ッチ６がオフになっている条件は、半導体スイッチ６が
ｔ２以後にオンになり、ｔ１１以前にオフになればよい
。

半導体スイッチ６をｔ２以後のｔ３でオンにさせるため
には、遅延回路８１の遅延時間Ｔをｔｌとｔｌの差より
も大きくしておけばよい。したがって、遅延回路８１の
遅延時間Ｔは１ｍｓ程度にすればよい。

一方、半導体スイッチ６をｔｏ以前にオフにするために
は、特別な手段をとらなくてもこれを実現することがで
きる。その理由は、同時に電源をオフにしても、半導体
スイッチ６の方がリレー７よりも高速にオフになるから
である。

第３図（つ）のｔ５は安全のために設けられたもので、
第２図ではｔ５を得るための具体的な回路構成を省略し
ているが、上記の理由からｔ６を１４と同じにしても差
し支えはない。

なお、第２図のタイミング回路８をＣＰＵ制御のタイミ
ング手段に置き換え、第３図のタイムチャートを実現す
るとともできる。

（ｆ）・発明の効果 この発明によれば、半導体スイッチとリレーを１列に接
続している回路で、リレーをオンオフさせるときは半導
体スイッチがオフになっており、リレー接点には電流が
ほとんど流れないので、リレーの寿命を長くすることが
できる。

【図面の簡単な説明】

第１図は従来回路の一例を示す図、 第２図はこの発明による実施例の回路図、第３図は第２
図のタイムチャートの一例を示す図０ １〜４・・・・・・端子、５・・・・・・ドライバ、６
・・・・・・半導体スイッチ、７・・・・・・リレー、
８・・・・・・タイミング回路、８１・・・・・・遅延
回路、８２・・・・・・アンド回路、８３・・・・・・
オア回路、９・・・・・・アンド回路。 代理人　　弁理士　　小　俣　欽　司 ＼（

Claims (1)

1. 【特許請求の範囲】 １　半導体スイッチとリレーを直列に接続している回路
   において、 前記半導体スイッチをオンオフさせるタイミングと、前
   記リレーをオンオフさせるタイミングを制御するタイミ
   ング手段を備え、 前記リレーをオンオフさせるときは前記タイミング手段
   により前記半導体スイッチをオフにしてから前記リレー
   をオンオフさせることを特徴とする半導体スイッチとリ
   レーのオンオフ制御回路。