JPH0244407B2 - Shusekikairo - Google Patents

Shusekikairo

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JPH0244407B2
JPH0244407B2 JP23935384A JP23935384A JPH0244407B2 JP H0244407 B2 JPH0244407 B2 JP H0244407B2 JP 23935384 A JP23935384 A JP 23935384A JP 23935384 A JP23935384 A JP 23935384A JP H0244407 B2 JPH0244407 B2 JP H0244407B2
Authority
JP
Japan
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transistor
transistors
emitter
base
circuit
Prior art date
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Expired - Lifetime
Application number
JP23935384A
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English (en)
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JPS61120509A (ja
Inventor
Yoshiaki Sano
Yasuhide Katagase
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路に関し、さらに詳しくは集積
化しやすいようにしたダーリントン構成の差動増
幅回路の集積回路に関するものである。
〔従来の技術および発明が解決しようとする問題点〕
一般にダーリントン構成の差動回路としては第
2図のごとき回路がある。第2図に示すダーリン
トン構成の差動回路はベースがそれぞれ第1、第
2の入力端子(Vin1 Vin2)に接続され、、コレ
クタが電源Vccに接続されるトランジスタQ11
Q14と、ベースが前記トランジスタQ11,Q14のエ
ミツタに接続されコレクタが抵抗R11,R12を介
して電源Vccに接続され、前記コレクタと抵抗
R11,R12との接続点に出力端子Vout1,Vout2に
接続されるトランジスタQ12,Q13を含み、トラ
ンジスタQ11のエミツタとトランジスタQ12のベ
ースとの接続点は抵抗R13を介して共通端子E
に、トランジスタQ13のベースとトランジスタ
Q14のエミツタとの接続点は抵抗R14を介して共
通端子に、トランジスタQ12とQ13とのエミツタ
は接続され定電流源I11を介して共通端子に接続
されている。
第2図に示すごとき従来の回路においては通常
トランジスタQ11,Q14には電流性ノイズの発生
を少なくし且つQ12,Q13のベース電流を供給で
きればよいので小電流しか流さないため抵抗
R13,R14として高抵抗を必要とした。したがつ
て回路の集積化にあたり高抵抗は面積を必要とす
るため集積化の障害となつていた。また第2図の
回路では入力電圧Vioにより回路電流が変動する
という欠点があつた。
この欠点を克服するために第3図の如き回路が
用いられている。第3図の回路は第2図の回路に
おいて抵抗R13およびR14を定電流トランジスタ
Q15およびQ16におき換えたものである。この回
路によれば第2図の回路における高抵抗が不要と
なり且つ定電流トランジスタのQ15,Q14を用い
るため入力電圧により回路電流が変動するという
欠点を解除されるが、トランジスタの数がQ15
Q16と2個増加するので集積化にあたつて都合悪
い。またマスタースライス法によつて集積回路を
形成するにあたつてトランジスタの数が制限され
る場合が多い。
これら上記従来の欠点にかんがみ、本発明は集
積化に適する集積回路を提供することを目的とす
るものである。
〔問題点を解決するための手段〕
本発明は上記問題点を解消した集積化容易な集
積回路を提供するものでその手段は、ベースが
各々第1、第2の入力端子に接続され、コレクタ
が電源に接続される第1および第2のトランジス
タとQ1,Q2、ベースが各々前記第1、第2のト
ランジスタのエミツタに接続されコレクタに第1
および第2の出力端子Vout1,Vout2が接続され
る第3および第4のトランジスタQ2,Q3とを含
んでなるダーリントン構成の差動回路の集積回路
において、前記第3および第4のトランジスタ
Q2,Q3のエミツタを接続し第1の抵抗R3および
定電流源I1を介して共通端子に接続し、前記第1
のトランジスタQ1のエミツタと前記第3のトラ
ンジスタのQ2のベースとの接続点および前記第
2のトランジスタQ4のエミツタと前記第4のト
ランジスタQ3のベースとの接続点をそれぞれ第
2および第3の抵抗R4,R5を介して前記第1〜
第4のトランジスタと異極性の第5のトランジス
タQ5のエミツタに接続し、前記第5のトランジ
スタのベースを前記第1の抵抗R3と前記定電流
源I1との接続点に接続し、前記第5のトランジス
タのコレクタを共通端子に接続した集積回路によ
つてなされる。
〔作 用〕
本発明によれば上記第4および第5の抵抗は小
抵抗で済み、かつトランジスタは1個で済むので
集積化に適する。
〔実施例〕
以下図面を参照して本発明の実施例を詳細に説
明する。
第1図に本発明の1実施例の回路図を示す。
第1図においてトランジスタQ1およびQ4はそ
のベースはそれぞれ入力端子Vin1およびVin2に
接続され、それらのコレクタは電源Vccに接続さ
れている。トランジスタQ2およびQ3はそのベー
スがトランジスタQ1およびQ4のエミツタに接続
されそのコレクタはそれぞれ抵抗R1,R2を介し
て電源Vccに接続され、そのエミツタは共通接続
され抵抗R3および定電流源I1を介して共通端子E
に接続される。出力端子Vout1およびVout2はト
ランジスタQ2およびQ3のコレクタから取出され
る。一方トランジスタQ1のエミツタとQ2のベー
スとの接続点は抵抗R4を介して、トランジスタ
Q3のベースとQ4のエミツタは抵抗R5を介してト
ランジスタQ5のエミツタに接続されトランジス
タQ5のベースは抵抗R3と定電流源I1との接続点
に接続されそのコレクタは共通端子Eに接続され
る。
第1図の回路において 定電流源I1による電流をI1とする。またトラン
ジスタQ5のhFFが十分大きく、Q5のベース電流が
無視できるとすると、次式が成立つ。
VBE(Q2)+I1R3=I2R4+VBE(Q5) (1) VBE(Q3)+I1R3=I3R5+VBE(Q5) (2) 無信号時には、Q2,Q3にそれぞれ1/2I1のエミ
ツタ電流が流れるのでVBE(Q2)=VBE(Q3)とな
り、また差動増幅器の対称動作の点からI2=I2
設定されるので、結局R4=R5となる。これを
R′とおくと(即ちR′=R4=R5)、R′は以下により
求められる。
(1)式より kT/qlnI1/2IS+I1R3=I2R′+kT/qlnI2+I3/IS
(3) k:ボルツマン定数 T:絶対温度 q:電気素量 IS:逆方向飽和電流 kT/qlnI1/2(I2+I3)+I1R3=I2R′ (4) 今I2=I3であるので R′=1/I2〔kT/qlnI1/4I2+I1R3〕 (5) となる。
また入力端子Vin1,Vin2にそれぞれ、ΔV,−
ΔVの信号が入力された時には、抵抗R4,R5を流
れる電流をそれぞれI2′,I3′とすると、 I2′=I2+ΔV/R4=I2+ΔV/R′ (6) I3′=I3−ΔV/R5=I3−ΔV/R′ (7) となる。但しトランジスタQ1,Q4のベース・エ
ミツタ間電圧VBE(Q1),VBE(Q4)についても変動
があるため、抵抗R4,R5にかかる電圧の変化は、
厳密には入力信号と同じΔV,−ΔVとはならない
が、VBE(Q1)の増加分がそのままVBE(Q4)の減
少分となるため無視した。結局トランジスタQ5
を流れる電流は、 VBE(Q5)=kT/qlnI2′+I3′/IS =kT/qln(I2+ΔV/R′)+(I3−ΔV/R′)/
IS =kT/qlnI2+I3/IS (8) となり、無信号時と同じ値になる。
入力端子Vin1,Vin2に同時にΔVまたは−ΔV
の信号が入力された場合には、式(1),(2)に変化が
ないためトランジスタQ5を流れる電流は無信号
時と同じである。
従つて、トランジスタQ5を流れる電流は動作
にかかわらず一定となる。
また抵抗R4,R5はトランジスタQ2,Q3のベー
ス間の短絡を防ぐためのものであり、小抵抗でよ
い。
試みに第1図、および第2図において、I2=I3
=I12=10μA、I1=I11=100μA、およびQ2,Q3
Q12,Q13のベース電位VBをVB=2V,R3=100Ω
として両者を比較すると、式(5)により R4=R5 =1/10×10-6(26×10-3ln100×10-6/4×10×10-
6
+100×10-6×100)=3.38(kΩ) (27℃においてkT/q≒26mV) 一方R13,R14は、 R12=R14=VB/I12=VB/I13=2/10×10-6=200(k
Ω) となり、第1図R4,R5は第2図R13,R14に比し
非常に小さい値で済む。
また、R13,R14はQ12,Q13のベース電位が高
くなると、さらに大きな値としなければならない
がR4,R5はQ2,Q3のベース電位にかかわらず小
さな値でよい。
以上のごとく第1図の回路はトランジスタが1
個、小抵抗が3個で済むので集積化に適する。
〔発明の効果〕
以上詳細に説明したように本発明は従来技術に
比べトランジスタが1個が済むので集積化に適
し、且つ一定数の抵抗およびトランジスタをマス
タースライス法にて回路を形成する場合において
トランジスタ、抵抗の数が制限されている場合に
適用してその効果は頗る大である。
【図面の簡単な説明】
第1図は本発明にかゝる集積回路の回路図、第
2図および第3図は従来の集積回路の回路を示
す。 第1図においてQ1,Q2,Q3,Q4,Q5はトラン
ジスタ、R1,R2,R3,R4,R5は抵抗、I1は定電
流源をそれぞれ示す。

Claims (1)

    【特許請求の範囲】
  1. 1 ベースが各々第1、第2の入力端子に接続さ
    れ、コレクタが電源に接続される第1および第2
    のトランジスタと、ベースが各々前記第1、第2
    のトランジスタのエミツタに接続されコレクタに
    第1および第2の出力端子が接続される第3およ
    び第4のトランジスタとを含んでなるダーリント
    ン構成の差動回路の集積回路において、前記第3
    および第4のトランジスタのエミツタを接続し第
    1の抵抗および定電流源を介して共通端子に接続
    し、前記第1のトランジスタのエミツタと前記第
    3のトランジスタのベースとの接続点および前記
    第2のトランジスタのエミツタと前記第4のトラ
    ンジスタのベースとの接続点をそれぞれ第2およ
    び第3の抵抗を介して前記第1〜第4のトランジ
    スタと異極性の第5のトランジスタのエミツタに
    接続し、前記第5のトランジスタのベースを前記
    第3の抵抗と前記定電流源との接続点に接続し、
    前記第5のトランジスタのコレクタを共通端子に
    接続したことを特徴とする集積回路。
JP23935384A 1984-11-15 1984-11-15 Shusekikairo Expired - Lifetime JPH0244407B2 (ja)

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JPS61120509A JPS61120509A (ja) 1986-06-07
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