JPH0244189B2 - - Google Patents
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- JPH0244189B2 JPH0244189B2 JP56084037A JP8403781A JPH0244189B2 JP H0244189 B2 JPH0244189 B2 JP H0244189B2 JP 56084037 A JP56084037 A JP 56084037A JP 8403781 A JP8403781 A JP 8403781A JP H0244189 B2 JPH0244189 B2 JP H0244189B2
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Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
Description
【発明の詳細な説明】
本発明は液晶を用いた画像表示装置に関するも
のである。
のである。
従来の画像表示装置を第１図に示す。第１図は
アナログ信号を含む画像を表示するものであり、
液晶とMOS型FETアレイを組み合わせて構成さ
れている。第１図に於て、単位画素を構成するの
はMOS型FET１，信号蓄積用コンデンサ２。液
晶セル３である。この基本的な動作を説明する。
まずMOS型FETをＰチヤンネルとし、ゲートラ
インxiにゲート信号としての負のパルス電圧が印
加されると、FET１はオン状態となり、信号ラ
インyiに印加されたアナログのビデオ信号は
FET１を通してコンデンサ２に充電される。負
のパルス電圧が消滅すればFET１はオフ状態と
なるが、通常FETのリーク電流及び液晶セル３
を流れる電流は非常に小さいので、コンデンサに
充電されたビデオ信号に比例した電圧は、かなり
の時間保持され液晶セルに印加されつづける。そ
して、ゲート信号をxiからxi+1，xi+2………と線
順次に走査し、その位置に対応したビデオ信号を
yi，yi+1，yi+2……より印加することにより全体
の画像が表示される。第２図にFETを含めた一
画素の断面図を示す。ＰチヤンネルFETの場合、
４はｎ型のSi基板、５，６はそれぞれP+拡散領
域でソース、ドレインであり、ソース５は第１図
のyi方向に接続されている。７はゲート酸化膜、
８はゲート電極で、xi方向に接続されている。９
は液晶セルの画素電極として一方の電極を形成
し、かつ薄い酸化膜１１により基板４との間にコ
ンデンサを形成している。１２は液晶、１３は対
向電極で透明電極となつており、画面全体共通電
極となつている。１４は表面のガラス基板を示
し、１０は絶縁膜を示す。このような構成では液
晶に印加される電圧の極性は一方向であり直流駆
動となる。従つて、液晶の寿命が短かいなど信頼
性の点で大きな欠点があつた。そこで、このよう
な欠点を解消するため、第３図に示すように共通
電極を行方向に分割して、ゲート信号ラインxi，
xi+1，xi+2……と、共通電極ラインZi，Zi+1，
Zi+2……を同期して線順次走査し、ビデオ信号と
共通電極電位を同時に反転させて交通駆動すると
いう提案がされている。（特開昭55−120095）。し
かし、このような方法では、例えば240×240画素
の表示を行なう場合、共通電極を240分割して回
路と接続する必要があり、実装が非常にむずかし
いという欠点があつた。
アナログ信号を含む画像を表示するものであり、
液晶とMOS型FETアレイを組み合わせて構成さ
れている。第１図に於て、単位画素を構成するの
はMOS型FET１，信号蓄積用コンデンサ２。液
晶セル３である。この基本的な動作を説明する。
まずMOS型FETをＰチヤンネルとし、ゲートラ
インxiにゲート信号としての負のパルス電圧が印
加されると、FET１はオン状態となり、信号ラ
インyiに印加されたアナログのビデオ信号は
FET１を通してコンデンサ２に充電される。負
のパルス電圧が消滅すればFET１はオフ状態と
なるが、通常FETのリーク電流及び液晶セル３
を流れる電流は非常に小さいので、コンデンサに
充電されたビデオ信号に比例した電圧は、かなり
の時間保持され液晶セルに印加されつづける。そ
して、ゲート信号をxiからxi+1，xi+2………と線
順次に走査し、その位置に対応したビデオ信号を
yi，yi+1，yi+2……より印加することにより全体
の画像が表示される。第２図にFETを含めた一
画素の断面図を示す。ＰチヤンネルFETの場合、
４はｎ型のSi基板、５，６はそれぞれP+拡散領
域でソース、ドレインであり、ソース５は第１図
のyi方向に接続されている。７はゲート酸化膜、
８はゲート電極で、xi方向に接続されている。９
は液晶セルの画素電極として一方の電極を形成
し、かつ薄い酸化膜１１により基板４との間にコ
ンデンサを形成している。１２は液晶、１３は対
向電極で透明電極となつており、画面全体共通電
極となつている。１４は表面のガラス基板を示
し、１０は絶縁膜を示す。このような構成では液
晶に印加される電圧の極性は一方向であり直流駆
動となる。従つて、液晶の寿命が短かいなど信頼
性の点で大きな欠点があつた。そこで、このよう
な欠点を解消するため、第３図に示すように共通
電極を行方向に分割して、ゲート信号ラインxi，
xi+1，xi+2……と、共通電極ラインZi，Zi+1，
Zi+2……を同期して線順次走査し、ビデオ信号と
共通電極電位を同時に反転させて交通駆動すると
いう提案がされている。（特開昭55−120095）。し
かし、このような方法では、例えば240×240画素
の表示を行なう場合、共通電極を240分割して回
路と接続する必要があり、実装が非常にむずかし
いという欠点があつた。
そこで、本発明は交流駆動が可能でしかも実装
の容易な画像表示装置を供することを目的とする
ものである。
の容易な画像表示装置を供することを目的とする
ものである。
以下図面とともに本発明の説明をしていく。
第４図に本発明の表示装置の構成例を示す。
MOS型FFT１，信号蓄積用コンデンサ２，液晶
セル３は従来と同様であるが、共通電極ラインが
複数行共通になつており、第４図ではゲート信号
ライン３行に対して、一本の共通電極が設けられ
た例を示してある。第５図に本発明の表示装置の
断面図を示すＰチヤンネルの場合、４はｎ型Si基
板、５，６はそれぞれP+拡散領域でソース、ド
レインであり、ソース５はyi方向に接続されてい
る。７はゲート酸化膜、８はゲート電極でxi+1方
向に接続されている。９は液晶セルの画素電極で
あり、かつ薄い酸化膜１１により基板４との間に
コンデンサを形成している。１２は液晶を示す。
そして１５ａ，１５ｂ，１５ｃは透明電極でzjに
相当し、３行の画素電極９ｉと対向する幅xi方向
に接続され、yi方向には分割されている。従つ
て、第４図、第５図の例ではゲートラインの本数
すなわち、画素の行方向の本数の1/3の共通電極
ラインがある。その様子を第６図の平面図に示
す。第７図に本発明のパネル及び周辺駆動回路を
示す。第７図に於て、１６はシフトレジスタで構
成されるゲートラインｘの駆動回路、１７，１８
はそれぞれシリアル入力端子およびクロツク信号
入力端子であり、ビデオ信号ａが入力され、垂直
同期信号ｄ及び垂直シフトクロツク信号ｅを作成
する同期信号発生回路につながれている。１９は
シフトレジスタで構成される共通電極ラインｚの
駆動回路、２０はシリアル信号入力端子である。
２１は同期信号発生回路から作成されたシフトク
ロツク信号ｆを入力するクロツク信号入力端子、
２２はビデオ信号ａをサンプリングして信号ライ
ンｙに印加するための駆動回路、２３ビデオ信号
入力端子である。２４は同期信号発生回路で作成
された水平シフトクロツク信号を入力するクロツ
ク信号入力端子、２５はビデオ信号極性切換え回
路、２６は同期信号発生回路で作成された極性切
換え信号ｂを入力するビデオ信号極性切換え信号
入力端子である。第８図に各部の波形を示す。次
に第７図、第８図に従つて動作説明をする。ま
ず、端子２５に正極性のビデオ信号ａが加えられ
る。そして、端子２６に１フイールド（１フレー
ムでも良い）ごとに反転する信号ｂが印加される
とビデオ信号反転回路２５により１フイールドあ
るいは１フレームごとに極性の反転したビデオ信
号Ｃが得られ、信号ライン駆動回路２２に入力さ
れる。一方、ゲートライン駆動回路１６のシリア
ル入力端子には、反転信号ｂに同期して、一走査
ライン分の周期Ｔより短かいパルス幅を持つたパ
ルスが入力され、クロツク入力端子１８には、周
期Ｔのパルスｅが連続的に入力される。従つて、
各ゲートラインxi，xi+1，xi+2……には書込みパ
ルス信号xi，xi+1，xi+2……が各々印加される。
すなわちＰチヤンネルのFETが線順次にオンに
なり、各々の画素位置に対応したビデオ信号が信
号ラインｙから入力され、線順次に各蓄積コンデ
ンサに充電される。すなわち、画素電極に所定の
電圧が印加されるのである。さらに共通電極ライ
ン駆動回路１９のシリアル入力端子２０には、前
述の反転信号ｂが入力され、クロツク入力端子２
１には、周期が３Ｔのパルスｆが入力、各共通電
極ラインzj，zj+1……の電位は第８図に示すよう
に１フイールドごとに順次反転する。ここで、パ
ルスｆの周期が3Tなのは、画素３行ごとに共通
電極が分割されているからであり、画素ｎ行ごと
に共通電極が分割されている場合は当然、パルス
ｆの周期はnTとなる。そして、ゲートラインxi，
xi+1，xi+2に対応した画素電極と共通電極zjが対
向し、同様にxi+3，xi+4，xi+5と、zj+1というよ
うに対向しているので、画素３行ごとに異なつた
位相で１フイールドごとに液晶に印加される電圧
の極性が変化し、交流駆動が可能となるのであ
る。さて、ここで、共通電極zj，zj+1……の反転
タイミングは、対向する画素行のうち幅方向の中
央に位置する画素行のビデオ信号反転タイミング
と一致するように構成される。すなわち、第７
図、第８図の例に於ては、共通電極zjの反転タイ
ミングは対向する画素行xi，xi+1，xi+2のうち中
央に位置するxi+1のビデオ信号反転タイミングが
一致しており、同様にzj+1とxi+4の反転タイミン
グが一致している。第８図のタイムチヤートで言
えば、zjの電位の反転は、書込みパルスxi+1と同
期しており、zj+1の電位の反転は書込みパルス
xi+4と同期していのである。何故、共通電極の反
転タイミングを中央に位置する画素行の反転タイ
ミングに一致させる必要があるかは後述する。い
ままでの説明で明らかなように、説明例では共通
電極ラインの本数は画素の行数の1/3で良く、240
×240画素のパネルの場合は80本になる。すなわ
ち、共通電極ラインが80分割されているわけであ
る。さて、次に共通電極ラインの分割数Ｎと画質
の関係をみてみる。ここで画質を評価する値とし
て、各画素が映像を正常に表示する時間（ポジ表
示時間）tpとしネガ表示になつてしまう時間をtn
として、画質評価値Ｖを Ｖ＝tp−tn／tp＋tn として表わすことにする。すなわち評価値Ｖは、
正常に画像を表示する間的な割合を示しており、
Ｖ＝１というのは全く正常な表示、Ｖ＝０という
のはポジ表示とネガ表示の時間的割合が等しいの
でどんな信号を入れても“灰色”に表示され、Ｖ
＝−１というのは全てネガ表示されていることを
示している。次に各画素行ごとの評価値をみてみ
ると第８図の例に於ては、画素行xiではtp：tn＝
239：１，xi+1ではtp：tn＝240：０，xi+2では
tp：tn＝239：１であるから各々Ｖ（xi）＝0.992，
Ｖ（xi+1）＝１，Ｖ（xi+2）＝0.992となつている。一
方共通電極の反転タイミングが対向する画素行の
うち中央ではなく端の画素行のビデオ信号反転タ
イミングと一致している場合、すなわち共通電極
zjと画素行xi、同様にzj+1とxi+3の反転タイミン
グが一致している場合を考えると、Ｖ（xi）＝１，
Ｖ（xi+1）＝0.992，Ｖ（xi+2）＝0.983となり、全体
の平均値は第８図の例に比して評価値が小さくな
つていることがわかるであろう。そこで、各画素
行ごとにこのＶ値を求め画面全体の平均値をと
すると分割数Ｎと評価値の間の関係は第９図曲
線２７，２８のようになる。２７は、共通電極の
反転タイミングが、対向する画素行のうち中央に
位置する画素行のビデオ信号反転タイミングが一
致している本発明の場合であり、２８は共通電極
の反転タイミングが、対向する画素行のうち端の
画素行のビデオ信号反転タイミングが一致してい
る場合である。第９図から明らかなように、本発
明の方は曲線２８と比べると、半分の分割数で評
価値が得られている。そして我々は評価値が
0.9以上あれば充分に鮮明な画像が得られること
を確認した。従つて、第９図から明らかなように
曲線２８の場合は分割数Ｎを10以上にしなければ
ならなかつたが、本発明の曲線２７の場合は分割
数Ｎを５以上にすれば良いので、実装の面で非常
に有利になる。尚第９図は画素の行数が50以上の
場合の特性である。従つて、いままでの説明の中
では画素３行の幅で共通電極が分割されていたが
共通電極の巾は画素の数と、画面全体の大きさか
ら分割数が５以上になるように選べば良いのであ
る。また、共通電極の反転タイミングは、対向す
る画素行のうちのほぼ中央に位置する画素行のビ
デオ信号反転タイミングと一致させれば同様の効
果が得れ、完全に中央に位置する画素行の反転タ
イミングと一致させる必要はない。
MOS型FFT１，信号蓄積用コンデンサ２，液晶
セル３は従来と同様であるが、共通電極ラインが
複数行共通になつており、第４図ではゲート信号
ライン３行に対して、一本の共通電極が設けられ
た例を示してある。第５図に本発明の表示装置の
断面図を示すＰチヤンネルの場合、４はｎ型Si基
板、５，６はそれぞれP+拡散領域でソース、ド
レインであり、ソース５はyi方向に接続されてい
る。７はゲート酸化膜、８はゲート電極でxi+1方
向に接続されている。９は液晶セルの画素電極で
あり、かつ薄い酸化膜１１により基板４との間に
コンデンサを形成している。１２は液晶を示す。
そして１５ａ，１５ｂ，１５ｃは透明電極でzjに
相当し、３行の画素電極９ｉと対向する幅xi方向
に接続され、yi方向には分割されている。従つ
て、第４図、第５図の例ではゲートラインの本数
すなわち、画素の行方向の本数の1/3の共通電極
ラインがある。その様子を第６図の平面図に示
す。第７図に本発明のパネル及び周辺駆動回路を
示す。第７図に於て、１６はシフトレジスタで構
成されるゲートラインｘの駆動回路、１７，１８
はそれぞれシリアル入力端子およびクロツク信号
入力端子であり、ビデオ信号ａが入力され、垂直
同期信号ｄ及び垂直シフトクロツク信号ｅを作成
する同期信号発生回路につながれている。１９は
シフトレジスタで構成される共通電極ラインｚの
駆動回路、２０はシリアル信号入力端子である。
２１は同期信号発生回路から作成されたシフトク
ロツク信号ｆを入力するクロツク信号入力端子、
２２はビデオ信号ａをサンプリングして信号ライ
ンｙに印加するための駆動回路、２３ビデオ信号
入力端子である。２４は同期信号発生回路で作成
された水平シフトクロツク信号を入力するクロツ
ク信号入力端子、２５はビデオ信号極性切換え回
路、２６は同期信号発生回路で作成された極性切
換え信号ｂを入力するビデオ信号極性切換え信号
入力端子である。第８図に各部の波形を示す。次
に第７図、第８図に従つて動作説明をする。ま
ず、端子２５に正極性のビデオ信号ａが加えられ
る。そして、端子２６に１フイールド（１フレー
ムでも良い）ごとに反転する信号ｂが印加される
とビデオ信号反転回路２５により１フイールドあ
るいは１フレームごとに極性の反転したビデオ信
号Ｃが得られ、信号ライン駆動回路２２に入力さ
れる。一方、ゲートライン駆動回路１６のシリア
ル入力端子には、反転信号ｂに同期して、一走査
ライン分の周期Ｔより短かいパルス幅を持つたパ
ルスが入力され、クロツク入力端子１８には、周
期Ｔのパルスｅが連続的に入力される。従つて、
各ゲートラインxi，xi+1，xi+2……には書込みパ
ルス信号xi，xi+1，xi+2……が各々印加される。
すなわちＰチヤンネルのFETが線順次にオンに
なり、各々の画素位置に対応したビデオ信号が信
号ラインｙから入力され、線順次に各蓄積コンデ
ンサに充電される。すなわち、画素電極に所定の
電圧が印加されるのである。さらに共通電極ライ
ン駆動回路１９のシリアル入力端子２０には、前
述の反転信号ｂが入力され、クロツク入力端子２
１には、周期が３Ｔのパルスｆが入力、各共通電
極ラインzj，zj+1……の電位は第８図に示すよう
に１フイールドごとに順次反転する。ここで、パ
ルスｆの周期が3Tなのは、画素３行ごとに共通
電極が分割されているからであり、画素ｎ行ごと
に共通電極が分割されている場合は当然、パルス
ｆの周期はnTとなる。そして、ゲートラインxi，
xi+1，xi+2に対応した画素電極と共通電極zjが対
向し、同様にxi+3，xi+4，xi+5と、zj+1というよ
うに対向しているので、画素３行ごとに異なつた
位相で１フイールドごとに液晶に印加される電圧
の極性が変化し、交流駆動が可能となるのであ
る。さて、ここで、共通電極zj，zj+1……の反転
タイミングは、対向する画素行のうち幅方向の中
央に位置する画素行のビデオ信号反転タイミング
と一致するように構成される。すなわち、第７
図、第８図の例に於ては、共通電極zjの反転タイ
ミングは対向する画素行xi，xi+1，xi+2のうち中
央に位置するxi+1のビデオ信号反転タイミングが
一致しており、同様にzj+1とxi+4の反転タイミン
グが一致している。第８図のタイムチヤートで言
えば、zjの電位の反転は、書込みパルスxi+1と同
期しており、zj+1の電位の反転は書込みパルス
xi+4と同期していのである。何故、共通電極の反
転タイミングを中央に位置する画素行の反転タイ
ミングに一致させる必要があるかは後述する。い
ままでの説明で明らかなように、説明例では共通
電極ラインの本数は画素の行数の1/3で良く、240
×240画素のパネルの場合は80本になる。すなわ
ち、共通電極ラインが80分割されているわけであ
る。さて、次に共通電極ラインの分割数Ｎと画質
の関係をみてみる。ここで画質を評価する値とし
て、各画素が映像を正常に表示する時間（ポジ表
示時間）tpとしネガ表示になつてしまう時間をtn
として、画質評価値Ｖを Ｖ＝tp−tn／tp＋tn として表わすことにする。すなわち評価値Ｖは、
正常に画像を表示する間的な割合を示しており、
Ｖ＝１というのは全く正常な表示、Ｖ＝０という
のはポジ表示とネガ表示の時間的割合が等しいの
でどんな信号を入れても“灰色”に表示され、Ｖ
＝−１というのは全てネガ表示されていることを
示している。次に各画素行ごとの評価値をみてみ
ると第８図の例に於ては、画素行xiではtp：tn＝
239：１，xi+1ではtp：tn＝240：０，xi+2では
tp：tn＝239：１であるから各々Ｖ（xi）＝0.992，
Ｖ（xi+1）＝１，Ｖ（xi+2）＝0.992となつている。一
方共通電極の反転タイミングが対向する画素行の
うち中央ではなく端の画素行のビデオ信号反転タ
イミングと一致している場合、すなわち共通電極
zjと画素行xi、同様にzj+1とxi+3の反転タイミン
グが一致している場合を考えると、Ｖ（xi）＝１，
Ｖ（xi+1）＝0.992，Ｖ（xi+2）＝0.983となり、全体
の平均値は第８図の例に比して評価値が小さくな
つていることがわかるであろう。そこで、各画素
行ごとにこのＶ値を求め画面全体の平均値をと
すると分割数Ｎと評価値の間の関係は第９図曲
線２７，２８のようになる。２７は、共通電極の
反転タイミングが、対向する画素行のうち中央に
位置する画素行のビデオ信号反転タイミングが一
致している本発明の場合であり、２８は共通電極
の反転タイミングが、対向する画素行のうち端の
画素行のビデオ信号反転タイミングが一致してい
る場合である。第９図から明らかなように、本発
明の方は曲線２８と比べると、半分の分割数で評
価値が得られている。そして我々は評価値が
0.9以上あれば充分に鮮明な画像が得られること
を確認した。従つて、第９図から明らかなように
曲線２８の場合は分割数Ｎを10以上にしなければ
ならなかつたが、本発明の曲線２７の場合は分割
数Ｎを５以上にすれば良いので、実装の面で非常
に有利になる。尚第９図は画素の行数が50以上の
場合の特性である。従つて、いままでの説明の中
では画素３行の幅で共通電極が分割されていたが
共通電極の巾は画素の数と、画面全体の大きさか
ら分割数が５以上になるように選べば良いのであ
る。また、共通電極の反転タイミングは、対向す
る画素行のうちのほぼ中央に位置する画素行のビ
デオ信号反転タイミングと一致させれば同様の効
果が得れ、完全に中央に位置する画素行の反転タ
イミングと一致させる必要はない。
従つて、例えば240×240画素で５分割の場合は
共通電極は画素48行の幅になる。すなわち、
MOS型FETを用いて微細で多数の画素を駆動す
る場合に、従来のように画素行ごとに共通電極を
分割せずに本発明のように５程度の分割で交流駆
動しても充分良い画像が得られるのである。
共通電極は画素48行の幅になる。すなわち、
MOS型FETを用いて微細で多数の画素を駆動す
る場合に、従来のように画素行ごとに共通電極を
分割せずに本発明のように５程度の分割で交流駆
動しても充分良い画像が得られるのである。
以上のような本発明を採用することにより、交
流駆動が可能で、しかも実装が容易であるという
当初の目的な完全に達成される。従つて交流駆動
による液晶の長寿命化と信頼性の向上、さらに実
装の簡略化による歩留り向上とコストダウンを同
時に達成出来る。
流駆動が可能で、しかも実装が容易であるという
当初の目的な完全に達成される。従つて交流駆動
による液晶の長寿命化と信頼性の向上、さらに実
装の簡略化による歩留り向上とコストダウンを同
時に達成出来る。
第１図は従来の液晶を用いた画像表示装置を示
す等価回路図。第２図はその断面図。第３図も従
来の液晶を用いた画像表示装置を示す等価回路
図。第４図は本発明の画像表示装置を示す等価回
路図。第５図はその断面図。第６図はその平面
図。第７図は本発明の表示パネルと周辺駆動回路
を示すブロツク図。第８図は第７図の回路に於け
る各部波形を示す説明図。第９図は画質評価値
と共通電極分割数Ｎの関係を示す説明図。 １……FET、２……信号蓄積用コンデンサ、
３……液晶セル、９……画素電極、１５ａ，１５
ｂ，１５ｃ……共通電極、１６……ゲートライン
駆動回路、１７……シリアル入力端子、１８……
クロツク信号入力端子、１９……共通電極ライン
駆動回路、２０……シリアル信号入力端子、２１
……クロツク信号入力端子、２２……信号ライン
駆動回路、２３……ビデオ信号入力端子、２４…
…クロツク信号入力端子、２５……ビデオ信号極
性切換え回路、２６……切換え信号入力端子、２
７，２８……Ｖ−Ｎ特性。
す等価回路図。第２図はその断面図。第３図も従
来の液晶を用いた画像表示装置を示す等価回路
図。第４図は本発明の画像表示装置を示す等価回
路図。第５図はその断面図。第６図はその平面
図。第７図は本発明の表示パネルと周辺駆動回路
を示すブロツク図。第８図は第７図の回路に於け
る各部波形を示す説明図。第９図は画質評価値
と共通電極分割数Ｎの関係を示す説明図。 １……FET、２……信号蓄積用コンデンサ、
３……液晶セル、９……画素電極、１５ａ，１５
ｂ，１５ｃ……共通電極、１６……ゲートライン
駆動回路、１７……シリアル入力端子、１８……
クロツク信号入力端子、１９……共通電極ライン
駆動回路、２０……シリアル信号入力端子、２１
……クロツク信号入力端子、２２……信号ライン
駆動回路、２３……ビデオ信号入力端子、２４…
…クロツク信号入力端子、２５……ビデオ信号極
性切換え回路、２６……切換え信号入力端子、２
７，２８……Ｖ−Ｎ特性。
Claims (1)
- １ 絶縁基板上に形成された半導体層、または半
導体基板上に行列状に電界効果トランジスタが形
成され、前記電界効果トランジスタの一方の端子
を第一電極とし、前記第一電極上に液晶を介して
設置された透光性基板上の透明電極を第二電極と
した画像表示装置に於いて、前記第二電極は複数
行の前記第一電極と対向する幅で行方向に分割さ
れており、前記第一電極に印加されるビデオ信号
の極性を反転させる手段と、前記第二電極の電圧
の極性を線順次に反転させる手段とを具備したこ
とを特徴とする画像表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56084037A JPS57198491A (en) | 1981-06-01 | 1981-06-01 | Image display unit |
| US06/323,494 US4455576A (en) | 1981-04-07 | 1981-11-20 | Picture display device |
| GB8203612A GB2098782B (en) | 1981-04-07 | 1982-02-08 | Picture display device |
| DE3212863A DE3212863C2 (de) | 1981-04-07 | 1982-04-06 | Flüssigkristall-Anzeigeeinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56084037A JPS57198491A (en) | 1981-06-01 | 1981-06-01 | Image display unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57198491A JPS57198491A (en) | 1982-12-06 |
| JPH0244189B2 true JPH0244189B2 (ja) | 1990-10-03 |
Family
ID=13819316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56084037A Granted JPS57198491A (en) | 1981-04-07 | 1981-06-01 | Image display unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57198491A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0614259B2 (ja) * | 1984-03-21 | 1994-02-23 | 株式会社半導体エネルギ−研究所 | 表示装置 |
| JPS6231825A (ja) * | 1985-08-02 | 1987-02-10 | Hitachi Ltd | 液晶表示装置用駆動回路 |
| JPS62198279A (ja) * | 1986-02-26 | 1987-09-01 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
| JPH08248930A (ja) * | 1996-02-08 | 1996-09-27 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JPH08248929A (ja) * | 1996-02-08 | 1996-09-27 | Sanyo Electric Co Ltd | 液晶表示装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5149694A (ja) * | 1974-10-25 | 1976-04-30 | Shinshu Seiki Kk | Ekishohyojisochi |
| JPS5193194A (ja) * | 1975-02-12 | 1976-08-16 | ||
| JPS52134330A (en) * | 1976-05-06 | 1977-11-10 | Hitachi Ltd | Picture display unit |
| JPS5440328A (en) * | 1977-09-05 | 1979-03-29 | Mitsubishi Electric Corp | Heating of pipeline |
| JPS5498525A (en) * | 1978-01-20 | 1979-08-03 | Matsushita Electric Ind Co Ltd | Driving circuit for liquid crystal display unit |
-
1981
- 1981-06-01 JP JP56084037A patent/JPS57198491A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5149694A (ja) * | 1974-10-25 | 1976-04-30 | Shinshu Seiki Kk | Ekishohyojisochi |
| JPS5193194A (ja) * | 1975-02-12 | 1976-08-16 | ||
| JPS52134330A (en) * | 1976-05-06 | 1977-11-10 | Hitachi Ltd | Picture display unit |
| JPS5440328A (en) * | 1977-09-05 | 1979-03-29 | Mitsubishi Electric Corp | Heating of pipeline |
| JPS5498525A (en) * | 1978-01-20 | 1979-08-03 | Matsushita Electric Ind Co Ltd | Driving circuit for liquid crystal display unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57198491A (en) | 1982-12-06 |
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