JPH0242274B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、フアクシミリ装置やプリンタ等に用
いられる感熱式記録装置に係わり、特に感熱ヘツ
ドの駆動制御方式の改良に関する。

〔発明の技術的背景〕

従来、フアクシミリ装置等に用いられる感熱記
録装置として、ダイレクトドライブ形の装置があ
る。この装置は、例えば第１図に示す如く、一列
に配列された多数の発熱抵抗素子１１，〜，１ｎ
を一定数毎にブロツク化して、これらの各ブロツ
ク毎に出力バツフア回路２１，〜，２ｍ、ブロツ
クゲート回路３１，〜，３ｍ、ラツチ回路４１，
〜，４ｍおよびシフトレジスタ５１，〜，５ｍを
それぞれ設ける。そして、記録データSDをライ
ン毎に上記シフトレジスタ５１，〜，５ｍに記憶
し、このデータSDをラツチ回路４１，〜，４ｍ
でラツチしたのちブロツクゲート回路３１，〜，
３ｍを介して出力バツフア回路２１，〜，２ｍに
導びき、この回路２１，〜，２ｍから駆動信号を
発して各発熱素子１１，〜，１ｎを駆動するよう
にしたものである。

ところで、この種の装置は、ブロツクゲート回
路３１，〜，３ｍをすべて同時にオンすることに
より、記録データの全ビツトを一括印字すること
が可能であるが、電源容量や電極の電流容量等の
制約により実際には１ラインを数回に分割して印
字する必要がある。

そこで従来では、ブロツク制御用のシフトレジ
スタ６を設け、次のようにブロツクの駆動制御を
行なつている。すなわち、例えば第２図に示す如
く、先ず同時に駆動するブロツク数を規定したブ
ロツク駆動データEDをシフトクロツクECにより
高速にｌビツトシフトし、その並列出力を前記各
ブロツクゲート回路２１，〜，２ｍに供給して上
記ブロツク駆動データEDで規定されたｌブロツ
クのみをオンとする。そして、この状態を印字に
必要な所定時間t₁だけ保持し、しかるのち再び上
記ブロツクシフトレジスタ６にシフトクロツク
ECを印加して上記ブロツク駆動データEDをシフ
トし、その並列出力をブロツクゲート回路２１，
〜，２ｍに供給して次のｌブロツクを所定時間t₁
だけオンとする。以後同様に、上記ブロツク駆動
データEDをｌビツト分シフトする毎に所定時間
t₁保持する動作を繰り返し、１ラインの全ブロツ
クの駆動制御を行なう。なお、図中MESはマス
タイネーブル信号であり、この信号MESにより
全ブロツクゲート回路２１，〜，２ｍを１ページ
の記録が終了するまでの間動作可能状態に設定し
ている。このような構成であれば、１ラインの記
録をｌブロツクずつ分割して行なうことができ、
電源容量等を低減できる。

〔背景技術の問題点〕

ところが、このような従来の駆動制御方式は、
シフトクロツクECの送出数をブロツク駆動デー
タEDのパルス幅に応じて制御する必要があると
ともに、印字期間t₁を設定するためにシフトクロ
ツクECを断続する必要があり、しかも上記印字
期間t₁を監視しなければならない。このため、上
記シフトクロツクEC、ブロツク駆動データEDを
発生する制御回路の構成が著しく複雑化する欠点
があつた。特に、上記駆動制御をマイクロプロセ
ツサ（CPU）を用いて行なう場合には、CPUの
負担が大きくなつて、送受信動作等を制御するた
めに使用しているCPUを共用できないため、駆
動制御用としてCPUを別設しなければならず、
その分構成が複雑で大形化する問題があつた。ま
た、前記従来の方式は、ブロツクの選択駆動位置
をｌブロツクシフトする毎に所定時間t₁保持しな
がら印字を行なう構成であるため、予熱効果等の
影響により各ｌブロツク間で記録結果に濃度差が
生じ易く、この濃度差が全体として濃度むらとな
つて現われて記録結果の品質低下を招く欠点があ
つた。

〔発明の目的〕

本発明は、制御回路の構成を簡単化し、しかも
濃度むらの少ない記録を行ない得るようにした感
熱ヘツドの駆動制御方式を提供することを目的と
する。

〔発明の概要〕

本発明は、上記目的を達成するために、周期が
一定で連続するシフトクロツクを発生する第１の
手段と、上記シフトクロツクに同期して印字時間
を規定するための制御パルスを発生する第２の手
段とを設け、同時駆動するブロツクの最大数を定
めるパルスを上記シフトクロツクによりシフトレ
ジスタにライン毎に連続的にシフト入力し、この
シフトレジスタの並列出力を各ブロツクゲート回
路に供給して、これらのブロツクゲート回路を導
通位置を連続的にシフトしながら所定数ずつ選択
導通させ、かつ上記第１の手段で発生した制御パ
ルスを各ブロツクゲート回路に供給することによ
り、上記第１の手段により選択導通されたブロツ
クゲート回路の導通時間を規定するようにしたも
のである。

〔発明の実施例〕

第３図は、本発明の一実施例における駆動制御
方式を適用した制御回路の回路構成図で、図中７
はマイクロプロセツサ（CPU）、８はプログラマ
ブルタイマをそれぞれ示している。

CPU７は、フアクシミリ送受信等の制御を主
に行なうもので、画信号記録時には画信号の受信
制御とともに本実施例に係わる感熱ヘツドの駆動
制御を行なう。

さてプログラマブルタイマ８は、３チヤンネル
からなるもので、次の各動作を行なう。その動作
とは、 (i) 先ずチヤンネル０は、図示しない発信器で発
生された基準クロツクCKを分周して例えば第
４図OUT０に示す如きクロツクを発生し、こ
のクロツクをインバータ８１で論理反転してシ
フトクロツクECとして出力する。しかして、
このシフトクロツクECは連続的に一定周期で
出力される。

(ii) 一方チヤンネル１は、CPU７から供給され
るブロツク駆動情報、つまり同時に駆動するブ
ロツクの最大数を示す情報に従つて、計時動作
を行なう。すなわち、上記ブロツク駆動情報が
到来した時点から前記チヤンネル０の出力クロ
ツクOUT０のカウントを開始し、上記情報で
指示された数だけカウントした時点でカウント
を終了する。そして、上記カウント期間に
“Ｌ”レベルとなるパルス（第４図OUT１）を
発生し、このパルスOUT１をインバータ８２
で論理反転してブロツク駆動データEDとして
出力する。なお、第４図は、上記ブロツク駆動
情報が“４”の場合を示している。

(iii) またチヤンネル２は、前記チヤンネル０の出
力クロツクOUT０を積分回路８３で積分した
信号（第４図IS）と前記シフトクロツクECと
を２入力としたナンド回路８４の出力（第４図
NS）、つまり前記シフトクロツクECの立上が
りを表わすトリガ信号によつてトリガ駆動され
る。そして、前記基準クロツクCKをカウント
することによりパルス幅がt₂のパルスOUT２
を発生し、このパルスOUT２をインバータ８
５を介してマスタイネーブル信号MESとして
出力する。ここで、上記パルス幅t₂は、各ブロ
ツクゲート回路２１，〜，２ｍのシフト毎の導
通時間を規定するものでる。

このような構成であるから、先ず１ライン分の
画信号SDを各シフトレジスタ５１，〜，５ｍに
シフト入力してこれをラツチ回路４１，〜，４ｍ
にラツチする。そして、この状態でCPU７から
ブロツク駆動情報をプログラマブルタイマ８に供
給する。そうすると、このプログラマブルタイマ
８から、シフトクロツクEC、ブロツク駆動デー
タEDが出力されて前記ブロツクシフトレジスタ
（第１図６）に供給され、かつマスタイネーブル
信号MESが出力されて各ブロツクゲート回路３
１，〜，３ｍに供給される。この結果、ブロツク
シフトレジスタ６は、上記ブロツク駆動データ
ED（“Ｈ”レベル）をシフトクロツクECに従つて
順次シフトし、その並列シフト出力を各ブロツク
ゲート回路３１，〜，３ｍに供給する。このた
め、各ブロツクゲート回路３１，〜，３ｍは、上
記並列シフト出力に従つて、例えば第５図に示す
如く最左端のブロツク３１から最右端３ｍに向か
つて駆動位置を順次シフトしながら導通駆動され
る。このとき、同時に導通駆動されるブロツクの
数は、前記ブロツク駆動データEDにより、最大
で４ブロツクとなるように設定される。また、上
記各ブロツクゲート回路３１，〜，３ｍは、マス
タイネーブル信号MESにより規定された時間t₂
だけ駆動される。したがつて、各ブロツクゲート
回路３１，〜，３ｍの導通時間は、それぞれt₂×
４の時間となる。

そうして、最右端まで駆動位置がシフトされる
と、次の１ラインの画信号がラツチされるのを待
つてCPU７からブロツク駆動情報が出力され、
上記した制御動作が行なわれる。以後１ラインの
記録が終了する毎に、上記制御動作が繰り返し行
なわれる。

したがつて本実施例の方式であれば、CPU７
は各ライン毎にブロツク駆動情報を出力するだけ
でよく、しかもプログラマブルタイマ８からは周
期が一定で連続したシフトパルスおよびマスタイ
ネーブル信号MESを発生すればよい。このため、
従来のようにシフトクロツクの発生を断続させた
り、そのために印字時間t₁を監視する等の複雑な
制御が不要となるため、CPUの制御内容を大幅
に簡単化できるとともに制御回路自体も極めて簡
単な構成で実現でき、この結果構成を著しく簡単
化することができる。

また、本実施例の方式であれば、全ブロツクゲ
ート回路３１，〜，３ｍは、最左端から最右端の
ものまで連続的に導通駆動されるため、高速シフ
ト毎に時間t₁を設けるようにした従来のものに比
べて、各ブロツク間の記録濃度差が生じ難い。こ
のため、濃度むらの少ない高品質の記録を行なう
ことができる。

なお、本発明は上記実施例に限定されるもので
はない。例えば、前記実施例ではブロツク駆動情
報を１ライン期間通して固定としたが、黒画素の
量に応じて１ライン期間中で可変してもよく、ま
た各ライン毎に可変してもよい。その他、シフト
クロツクEC、ブロツク駆動データEDおよびマス
タイネーブル信号MESの発生回路の構成につい
ても、本発明の要旨を逸脱しない範囲で種々変形
して実施できる。

〔発明の効果〕

以上詳述したように、本発明は、周期が一定で
連続するシフトクロツクを発生させ、かつこのシ
フトクロツクに同期して印字時間を規定するため
の制御パルスを発生させ、上記シフトクロツクに
よりブロツク駆動データをシフトさせてその並列
シフト出力によりブロツクゲート回路の駆動位置
をシフト移動させ、かつ上記制御パルスにより上
記駆動したゲート回路の駆動期間を定めるように
したものである。

したがつて本発明によれば、制御回路の構成を
簡単化でき、しかも濃度むらの少ない記録を行な
い得る感熱ヘツドの駆動制御方式を提供すること
ができる。

【図面の簡単な説明】

第１図は感熱ヘツドの回路構成を示す図、第２
図は従来の駆動制御方式を説明するためのタイミ
ング図、第３図は本発明の一実施例における駆動
制御方式を適用した制御回路の回路構成図、第４
図は同制御回路の動作説明に用いるためのタイミ
ング図、第５図は本発明の一実施例における駆動
制御方式を説明するための模式図である。 １１，〜，１ｎ……発熱素子、２１，〜，２ｍ
……出力バツフア回路、３１，〜，３ｍ……ブロ
ツクゲート回路、４１，〜，４ｍ……ラツチ回
路、５１，〜，５ｍ……シフトレジスタ、６……
ブロツクシフトレジスタ、７……CPU、８……
プログラマブルタイマ。

Claims (1)

【特許請求の範囲】
1. １ 一列に配列された多数の発熱素子を一定数毎
   にプロツク化してこれらのブロツク毎にブロツク
   ゲート回路を設け、これらのブロツクゲート回路
   をシフトレジスタを用いて導通位置をシフトしな
   がら所定数ずつ選択導通せしめる感熱ヘツドの駆
   動制御方式において、周期が一定の連続するシフ
   トクロツクを発生し同時に駆動するブロツクの最
   大数を定めたパルス信号を上記シフトクロツクに
   よりライン毎に前記シフトレジスタに連続的にシ
   フト入力してその並列出力により前記各ブロツク
   ゲート回路を選択導通せしめる第１の手段と、前
   記各発熱素子の駆動時間を定める所定パルス幅の
   制御信号を前記シフトクロツクに同期して発生し
   この制御信号を前記各ブロツクゲート回路に供給
   して前記第１の手段により選択導通されたブロツ
   クゲート回路の導通時間を規定する第２の手段と
   を具備したことを特徴とする感熱ヘツドの駆動制
   御方式。