JPH0239722A - 集積回路の電源電圧切換回路 - Google Patents
集積回路の電源電圧切換回路Info
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- JPH0239722A JPH0239722A JP63191168A JP19116888A JPH0239722A JP H0239722 A JPH0239722 A JP H0239722A JP 63191168 A JP63191168 A JP 63191168A JP 19116888 A JP19116888 A JP 19116888A JP H0239722 A JPH0239722 A JP H0239722A
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- 239000000758 substrate Substances 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000011056 performance test Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は電源電圧切換回路に関し、特にはＥＰＲＯＭ、
Ｅ ＰＲＯＭのような二電源電圧で動作する回路系を内
蔵する半導体集積回路のための電源電圧切換回路に関す
る。
Ｅ ＰＲＯＭのような二電源電圧で動作する回路系を内
蔵する半導体集積回路のための電源電圧切換回路に関す
る。
〈発明の背景〉
半導体技術の著しい進歩によって一つの半導体基板に構
成する素子は微細すると共にその数は格段に増加し、ま
た各種の機能を備えた回路系が同一半導体基板内に組み
込まれた集積回路が開発され、電子機器の駆動や動作制
御に実用化されている。例えば電気的書込み消去可能な
メモリ（以下ＥＦＲＯＭと呼ぶ）を同一半導体基板に内
蔵させたマイクロコンピュータか開発されている。
成する素子は微細すると共にその数は格段に増加し、ま
た各種の機能を備えた回路系が同一半導体基板内に組み
込まれた集積回路が開発され、電子機器の駆動や動作制
御に実用化されている。例えば電気的書込み消去可能な
メモリ（以下ＥＦＲＯＭと呼ぶ）を同一半導体基板に内
蔵させたマイクロコンピュータか開発されている。
この種の集積回路は、マイクロコンピュータ本体の回路
動作及びＥＰＲＯＭの読み出し動作にはＶｃｃ （通常
＋５Ｖ）の電源電圧を、またＥＰＲＯＭへのデータ書き
込み時にはプログラム電圧Ｖｐｐ（例えば＋１２．５Ｖ
）の電源電圧を印加することによって動作する。
動作及びＥＰＲＯＭの読み出し動作にはＶｃｃ （通常
＋５Ｖ）の電源電圧を、またＥＰＲＯＭへのデータ書き
込み時にはプログラム電圧Ｖｐｐ（例えば＋１２．５Ｖ
）の電源電圧を印加することによって動作する。
また一方一般の半導体集積回路装置では、製造工程を終
えた段階で出荷に際して性能のテストが実施され、製品
の良・不良或いはランク分は等が行われる。上述のより
なＥＦＲＯＭ内蔵マイクロコンピュータの場合でもテス
トが実行され、そのために集積回路装置の半導体チップ
にはテスト端子が設けられてこのテスト端子を活用する
ことによって性能テストが実施される。
えた段階で出荷に際して性能のテストが実施され、製品
の良・不良或いはランク分は等が行われる。上述のより
なＥＦＲＯＭ内蔵マイクロコンピュータの場合でもテス
トが実行され、そのために集積回路装置の半導体チップ
にはテスト端子が設けられてこのテスト端子を活用する
ことによって性能テストが実施される。
〈発明が解決しようとする問題点〉
例えばＥＰＲＯＭ内蔵マイクロコンピュータにおけるテ
スト端子としては、テスト実行時には鷺“レベルのＶＣ
Ｃが印加され、それ以外の通常使用時にはマイクロコン
ピュータのためにはＧＮＤＫＮ定Ｋなければならない。
スト端子としては、テスト実行時には鷺“レベルのＶＣ
Ｃが印加され、それ以外の通常使用時にはマイクロコン
ピュータのためにはＧＮＤＫＮ定Ｋなければならない。
処で上述のようなテストは出荷に先立って実施すれば充
分であり、従ってテスト時に利用したテスト端子に対し
ては通常の使用状態に必要とされる端子との兼用が考え
られ、この場合電子機器等に組込んだ際にテスト端子に
は所期の目的が達せられるような印加電圧がなされねば
ならない。
分であり、従ってテスト時に利用したテスト端子に対し
ては通常の使用状態に必要とされる端子との兼用が考え
られ、この場合電子機器等に組込んだ際にテスト端子に
は所期の目的が達せられるような印加電圧がなされねば
ならない。
本発明は、上記ＥＰＲＯＭ内蔵マイクロコンピュータの
ように、電源電圧Ｖｃｃと第２の電源電圧ｖｐｐを有す
る回路系において、入力する３種類の電圧レベルＶｃｃ
、 Ｖｐｐ 、 Ｇ Ｎ Ｄ Ｋ対して電源電圧Ｖｃ
ｃと第２の電源電圧Ｖｐｐを出力するための電源電圧切
換回路を提供することを目的とする。
ように、電源電圧Ｖｃｃと第２の電源電圧ｖｐｐを有す
る回路系において、入力する３種類の電圧レベルＶｃｃ
、 Ｖｐｐ 、 Ｇ Ｎ Ｄ Ｋ対して電源電圧Ｖｃ
ｃと第２の電源電圧Ｖｐｐを出力するための電源電圧切
換回路を提供することを目的とする。
く問題点を解決するための手段〉
本発明は上記目的を達成するため、電源電圧Ｖｃｃと所
定機能の動作時に第２の電源電圧ｖｐｐが印加される回
路を内蔵した集積回路において、入力する３種類の電源
レベルＶｃｃ 、 Ｖｐｐ 、 ＧＮＤに対し、上記内
蔵回路に所定機能の動作時に第２の電源電圧Ｖｌ）りを
出力し、その他の動作時には入力電源のレベルに拘わら
ず電源電圧Ｖｃｃを出力する電源電圧切換回路を含んで
構成する。
定機能の動作時に第２の電源電圧ｖｐｐが印加される回
路を内蔵した集積回路において、入力する３種類の電源
レベルＶｃｃ 、 Ｖｐｐ 、 ＧＮＤに対し、上記内
蔵回路に所定機能の動作時に第２の電源電圧Ｖｌ）りを
出力し、その他の動作時には入力電源のレベルに拘わら
ず電源電圧Ｖｃｃを出力する電源電圧切換回路を含んで
構成する。
く作 用〉
電源電圧切換回路を介して内蔵回路に電源電圧を入力す
ることにより、入力端子に例えばＧＮＤレベルが入力さ
れた場合に、集積回路本体ばＧＮＤレベルに接続しなが
ら、電源電圧切換回路を介して接続された回路系には切
換えて他の電源Ｖｃｃ或いはＶｌ）Ｉ）を入力すること
ができ、Ｖｃｃ ｌ Ｖｐｐ ｊＧＮＤの３レベルに対
して内蔵回路には、２種類。
ることにより、入力端子に例えばＧＮＤレベルが入力さ
れた場合に、集積回路本体ばＧＮＤレベルに接続しなが
ら、電源電圧切換回路を介して接続された回路系には切
換えて他の電源Ｖｃｃ或いはＶｌ）Ｉ）を入力すること
ができ、Ｖｃｃ ｌ Ｖｐｐ ｊＧＮＤの３レベルに対
して内蔵回路には、２種類。
例えばＶＣＣとＶｌ）Ｉ）のみを供給することができ、
Ｖｃｃ。
Ｖｃｃ。
Ｖｐｐ、ＧＮＤの３レベルを入力することを必要とする
回路とＶｃｃとＶｐＩ）のみを入力することを必要とす
る回路とを同一半導体チップに構成することができる。
回路とＶｃｃとＶｐＩ）のみを入力することを必要とす
る回路とを同一半導体チップに構成することができる。
〈実施例〉
８２図は電源電圧Ｖｃｃ 、第２の電源電圧ｖｐｐ及び
ＧＮＤレベルを入力電源とする例えばＣＰＵ等の回路ブ
ロックＢ１及び電源電圧Ｖｃｃと第２の電源電圧ｖｐｐ
を入力電源とするＥＰＲＯＭ等の回路ブロックＣを内蔵
してなる集積回路゛Ａである。上記集積回路Ａには更に
、回路ブロックＣと入力端子Ｎ１との間１７Ｉ：電源切
換回路りが挿入されている。
ＧＮＤレベルを入力電源とする例えばＣＰＵ等の回路ブ
ロックＢ１及び電源電圧Ｖｃｃと第２の電源電圧ｖｐｐ
を入力電源とするＥＰＲＯＭ等の回路ブロックＣを内蔵
してなる集積回路゛Ａである。上記集積回路Ａには更に
、回路ブロックＣと入力端子Ｎ１との間１７Ｉ：電源切
換回路りが挿入されている。
ここで上記入力端子Ｎ１は例えばテスト端子を共用し、
テスト動作時はＶＣＣレベルを入力し、ＥＰＲＯＭ書込
み時はプログラム電圧ｖｐｐを入力し、その他の状態で
はＧＮＤレベルを入力する。
テスト動作時はＶＣＣレベルを入力し、ＥＰＲＯＭ書込
み時はプログラム電圧ｖｐｐを入力し、その他の状態で
はＧＮＤレベルを入力する。
上記のよう忙入力端子Ｎ１はＥＰＲＯＭのプログラム電
圧ｖｐｐを入力する端子として設計されるため、テスト
動作及びプログラム動作以外のその他の状態ではＧＮＤ
レベルの入力に拘わらすＥＰＲＯＭには電源電圧Ｖｃｃ
が入力されねばならない。従ってＥＰＲＯＭからなる回
路ブロックＣの入力側に上記電源電圧切換回路りが設け
られる。
圧ｖｐｐを入力する端子として設計されるため、テスト
動作及びプログラム動作以外のその他の状態ではＧＮＤ
レベルの入力に拘わらすＥＰＲＯＭには電源電圧Ｖｃｃ
が入力されねばならない。従ってＥＰＲＯＭからなる回
路ブロックＣの入力側に上記電源電圧切換回路りが設け
られる。
入力端子Ｎ１には電源電圧Ｖｃｃ 、第２の電源電圧ｖ
ｐｐ及びＧＮＤのいずれかのレベルが入力され、このよ
うな入力レベルに対して、回路ブロックＢは入力ノード
Ｎ４が上記入力端子Ｎ１に接続されて上記入力端子Ｎ１
の入力電圧Ｖ ｃｃ ＋ Ｖ Ｉ）ｐｒ Ｇ Ｎ Ｄレ
ベルがそのまま印加される。一方回路ブロックＣＶｃつ
いては、電源切換回路りが挿入されることになり、入力
端子Ｎ１に電源電圧Ｖｃｃが入力されると入力ノードＮ
３にはＶｃｃレベルが、第２の電源電圧Ｖｌ）りが入力
されるとＶｌ）ｐレベルがそのｔま印加されるものの、
ＧＮＤレベルを入力電圧とするときにはこの入力レベル
にも拘わらず切換回路りの働きによって入力ノードＮ３
にはＶＣＣレベルを印加する。即ち入力端子ＮＩＫＧＮ
Ｄレベルが入力された状態で回路ブロックＢにはＧＮＤ
レベルが印加され、回路ブロックＣＫ、（ｌ″ｉ、ｖｃ
ｃレベルが印加される。
ｐｐ及びＧＮＤのいずれかのレベルが入力され、このよ
うな入力レベルに対して、回路ブロックＢは入力ノード
Ｎ４が上記入力端子Ｎ１に接続されて上記入力端子Ｎ１
の入力電圧Ｖ ｃｃ ＋ Ｖ Ｉ）ｐｒ Ｇ Ｎ Ｄレ
ベルがそのまま印加される。一方回路ブロックＣＶｃつ
いては、電源切換回路りが挿入されることになり、入力
端子Ｎ１に電源電圧Ｖｃｃが入力されると入力ノードＮ
３にはＶｃｃレベルが、第２の電源電圧Ｖｌ）りが入力
されるとＶｌ）ｐレベルがそのｔま印加されるものの、
ＧＮＤレベルを入力電圧とするときにはこの入力レベル
にも拘わらず切換回路りの働きによって入力ノードＮ３
にはＶＣＣレベルを印加する。即ち入力端子ＮＩＫＧＮ
Ｄレベルが入力された状態で回路ブロックＢにはＧＮＤ
レベルが印加され、回路ブロックＣＫ、（ｌ″ｉ、ｖｃ
ｃレベルが印加される。
第１図は電源切換回路りの具体的な一実施例を示す回路
図で、電源電圧ＶｃｃとＧＮＤレベル間に直列接続され
たＰチャネルエンハンスメント型ＭＯ５）ランジスタＴ
ＩとＮチャネルエンハンスメント型ＭＯＳ）ランジスタ
Ｔ２が設けられ、両トランジスタＴＩ、Ｔ２のゲートは
いずれも上記入力端子ＮＩＫ接続されている。上記両ト
ランジスタ′ｒ １ 、 Ｔ ２の出力ノードＮ２はＰ
チャネルエンハンスメント型ＭＯＳトランジスタＴ３の
ゲートに接続されている。上記ＰチャネルＭＯＳトラン
ジスタＴ ３のソース又はドレインの一端は上記入力端
子ＮＩＫ接続され、他端はＰチャネルエンハンスメント
型ＭＯＳトランジスタＴ４を介して電源電圧ＶＣＣに接
続されている。上記ＰチャネルＭＯ３）ランジスタＴ４
のゲートは入力端子Ｎ１に接続されている。入力端子Ｎ
１はノードＮ４としても集積回路本体内部に導かれて回
路ブロックＢに入力されている。ここで上記Ｐチャネル
ＭＯＳトランジスタＴ３及びＴ４の出力は、出力電圧と
してノードＮ３に導出されて上記回路ブロックＣに入力
されると共に、両トランジスタＴ３及び１４を形成した
Ｎウェルに基板バイアスとして与えられている。即ち基
板バイアスを自己の出力電圧によって与えている。
図で、電源電圧ＶｃｃとＧＮＤレベル間に直列接続され
たＰチャネルエンハンスメント型ＭＯ５）ランジスタＴ
ＩとＮチャネルエンハンスメント型ＭＯＳ）ランジスタ
Ｔ２が設けられ、両トランジスタＴＩ、Ｔ２のゲートは
いずれも上記入力端子ＮＩＫ接続されている。上記両ト
ランジスタ′ｒ １ 、 Ｔ ２の出力ノードＮ２はＰ
チャネルエンハンスメント型ＭＯＳトランジスタＴ３の
ゲートに接続されている。上記ＰチャネルＭＯＳトラン
ジスタＴ ３のソース又はドレインの一端は上記入力端
子ＮＩＫ接続され、他端はＰチャネルエンハンスメント
型ＭＯＳトランジスタＴ４を介して電源電圧ＶＣＣに接
続されている。上記ＰチャネルＭＯ３）ランジスタＴ４
のゲートは入力端子Ｎ１に接続されている。入力端子Ｎ
１はノードＮ４としても集積回路本体内部に導かれて回
路ブロックＢに入力されている。ここで上記Ｐチャネル
ＭＯＳトランジスタＴ３及びＴ４の出力は、出力電圧と
してノードＮ３に導出されて上記回路ブロックＣに入力
されると共に、両トランジスタＴ３及び１４を形成した
Ｎウェルに基板バイアスとして与えられている。即ち基
板バイアスを自己の出力電圧によって与えている。
以下に上記構成からなる切換回路の具体的な動作を説明
する。
する。
１）入力端子Ｎ１にＶｃｃレベルが入力した場合、ＭＯ
Ｓ）ランジスタＴ１はオフ、Ｔ２はオンし、ノードＮ２
にＧＮＤレベルが現れる。このＧＮＤレベルはＭＯＳ）
ランジスタＴ３のゲートに入り、Ｔ３はオンしてノード
Ｎ３はＭＯＳ）ランジスタＴ３を通して入力電圧ＶＣＣ
レベルまで充電される。この時、ＭＯＳトランジスタ′
ｒ４はゲートに入力電圧Ｖｃｃレベルが印加されるため
オフしている。尚ノードＮ４にＶｃｃレベルがそのまま
現れることは明白である。
Ｓ）ランジスタＴ１はオフ、Ｔ２はオンし、ノードＮ２
にＧＮＤレベルが現れる。このＧＮＤレベルはＭＯＳ）
ランジスタＴ３のゲートに入り、Ｔ３はオンしてノード
Ｎ３はＭＯＳ）ランジスタＴ３を通して入力電圧ＶＣＣ
レベルまで充電される。この時、ＭＯＳトランジスタ′
ｒ４はゲートに入力電圧Ｖｃｃレベルが印加されるため
オフしている。尚ノードＮ４にＶｃｃレベルがそのまま
現れることは明白である。
２）入力端子ＮＩＫ第２の電源電圧ｖｐｐレベルが入力
した場合、ＭＯＳトランジスタＴＩはオフ。
した場合、ＭＯＳトランジスタＴＩはオフ。
ＭＯＳトランジスタＴ２はオンして前記１）と同様例ノ
ードＮ２ＫＧＮＤレベルが現れ、これはＭＯＳ）ランジ
スタＴ３のゲートに入力して、これを通じて入力電圧Ｖ
ｌ）ｐレベルまでノードＮ３を充電する。ノードＮ４に
はＶｐｐレベルカ現しる。
ードＮ２ＫＧＮＤレベルが現れ、これはＭＯＳ）ランジ
スタＴ３のゲートに入力して、これを通じて入力電圧Ｖ
ｌ）ｐレベルまでノードＮ３を充電する。ノードＮ４に
はＶｐｐレベルカ現しる。
３）入力端子ＮＩＫＧＮＤレベルが入力した場合、ＭＯ
Ｓ）ランジスタＴ１はオン、ＭＯＳ）ランジスタＴ２は
オフして、ノードＮ２にはＶｃｃレベルが現れ、これが
ＭＯＳ）ランジスタＴ３のゲートに入力しＴ３をオフさ
せるが、入力端子Ｎ１のＧＮＤレベルがゲートに入力さ
れたＭＯＳトランジスタＴ４はオンして、ノードＮ３は
Ｖｃｃレベルに充電される。しかるにノードＮ４にはＧ
ＮＤレベルが現れる。
Ｓ）ランジスタＴ１はオン、ＭＯＳ）ランジスタＴ２は
オフして、ノードＮ２にはＶｃｃレベルが現れ、これが
ＭＯＳ）ランジスタＴ３のゲートに入力しＴ３をオフさ
せるが、入力端子Ｎ１のＧＮＤレベルがゲートに入力さ
れたＭＯＳトランジスタＴ４はオンして、ノードＮ３は
Ｖｃｃレベルに充電される。しかるにノードＮ４にはＧ
ＮＤレベルが現れる。
上記ｌ）〜３）の動作説明から明らかなように、ノード
Ｎ１に電源電圧Ｖｃｃが入力した時には、ノードＮ３．
Ｎ４にＶｃｃレベノベ第２の電源電圧Ｖｌ）Ｉ）が入力
した時てはノードＮ３ 、Ｎ４にＭｌ）Ｉ）レベル、そ
してＧＮＤレベルが入力した時には、ノードＮ３にはＶ
ｃｃレベル、ノードＮ４にはＧＮＤレベルが現れる。
Ｎ１に電源電圧Ｖｃｃが入力した時には、ノードＮ３．
Ｎ４にＶｃｃレベノベ第２の電源電圧Ｖｌ）Ｉ）が入力
した時てはノードＮ３ 、Ｎ４にＭｌ）Ｉ）レベル、そ
してＧＮＤレベルが入力した時には、ノードＮ３にはＶ
ｃｃレベル、ノードＮ４にはＧＮＤレベルが現れる。
上記実施例はＥＰＲＯＭ内蔵マイクロコンピュータを挙
げて説明したが、本発明は上記実施例に限られるもので
はなく、同一集積回路に内蔵された複数の回路系に異な
るレベルを切換えて与える回路に適用することができる
。
げて説明したが、本発明は上記実施例に限られるもので
はなく、同一集積回路に内蔵された複数の回路系に異な
るレベルを切換えて与える回路に適用することができる
。
〈発明の効果〉
以上本発明によれば、Ｖｃｃ 、 Ｖｐｐ 、 Ｇ Ｎ
Ｄの３レベルの入力に対して、ｖｃｃとＶｐｐの２レ
ベルのみの出力を形成し得るため、同一人力点の１つの
レベルを本来のレベルと他のレベルの２種類に同時に使
い分けることができ、端子の有効活用を図ることができ
る。またそのための電源切換回路は極めて簡単な回路で
構成することができ、集積回路に負担を及はすことなく
機能向上を図ることができる。
Ｄの３レベルの入力に対して、ｖｃｃとＶｐｐの２レ
ベルのみの出力を形成し得るため、同一人力点の１つの
レベルを本来のレベルと他のレベルの２種類に同時に使
い分けることができ、端子の有効活用を図ることができ
る。またそのための電源切換回路は極めて簡単な回路で
構成することができ、集積回路に負担を及はすことなく
機能向上を図ることができる。
第１図は本発明による一実施例の電源切換回路図、第２
図は電源切換回路を内蔵した集積回路のブロック図であ
る。 ＴＩ、Ｔ２．Ｔ３ ： Ｐチャネルエンハンスメン１型
ＭｏＳトランジスタ Ｔ４：Ｎチャネルエンハンスメン
ト型ＭＯＳトランジスタ Ｖｃｃ：電源電圧ｖｐｐ ：第２の電源電圧
図は電源切換回路を内蔵した集積回路のブロック図であ
る。 ＴＩ、Ｔ２．Ｔ３ ： Ｐチャネルエンハンスメン１型
ＭｏＳトランジスタ Ｔ４：Ｎチャネルエンハンスメン
ト型ＭＯＳトランジスタ Ｖｃｃ：電源電圧ｖｐｐ ：第２の電源電圧
Claims (1)
- 【特許請求の範囲】 １、電源電圧Ｖｃｃと第２の電源電圧Ｖｐｐとを入力電
源とする回路を内蔵してなる集積回路において、 集積回路の入力端子に印加されるＶｃｃ、Ｖｐｐ及びＧ
ＮＤレベルを入力とし、これら３種のレベルの内１つの
レベルの電源電圧が入力された状態で他のレベルの電源
電圧を形成して上記内蔵回路に出力することを特徴とす
る集積回路の電源電圧切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19116888A JPH0748651B2 (ja) | 1988-07-29 | 1988-07-29 | 集積回路の電源電圧切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19116888A JPH0748651B2 (ja) | 1988-07-29 | 1988-07-29 | 集積回路の電源電圧切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0239722A true JPH0239722A (ja) | 1990-02-08 |
| JPH0748651B2 JPH0748651B2 (ja) | 1995-05-24 |
Family
ID=16270029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19116888A Expired - Fee Related JPH0748651B2 (ja) | 1988-07-29 | 1988-07-29 | 集積回路の電源電圧切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748651B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5398208A (en) * | 1993-07-28 | 1995-03-14 | Sharp Kabushiki Kaisha | One-time PROM microcomputer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111320A (en) * | 1980-02-08 | 1981-09-03 | Nec Corp | Voltage switching control circuit |
-
1988
- 1988-07-29 JP JP19116888A patent/JPH0748651B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111320A (en) * | 1980-02-08 | 1981-09-03 | Nec Corp | Voltage switching control circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5398208A (en) * | 1993-07-28 | 1995-03-14 | Sharp Kabushiki Kaisha | One-time PROM microcomputer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0748651B2 (ja) | 1995-05-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |