JPH0239572A - 不揮発性半導体メモリー - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、電気的に書き込み消去可能な不揮発性半導体
メモリーの改良に関する。

〈従来の技術〉 ２層ポリシリコン構造をもつ電気的にデータ書き換えが
可能な不揮発性半導体メモリーは、ＦＬＯＴ　ＯＸ　（
Ｆｌｏａｔｉｎｇ−Ｇａｔｅ−Ｔｈｉｎ−Ｏｘｉｄｅ）
構造として知られており、第１ゲート電極と基板間の絶
縁膜の一部に電荷の注入・放出用に用いられる１００Å
以下の膜厚をもつ領域が設けられる。

第２図はこのメモリーセルのソース・ドレイン方向の断
面構造を示している。図中、１は半導体基板、２’、９
，１０．１１は拡散領域、３，６．１２は絶縁膜、４は
電荷注入・放出用絶縁膜、５は第１ゲート電極、７は第
２ゲート電極、８は選択ゲート電極である。

拡散領域２′は、半導体基板１上に形成された半導体基
板１とは逆の導電性をもつ領域である。

絶縁膜３は、半導体基板１と第１ゲート電極５とを絶縁
し、その膜厚は４００〜６００人である。電荷注入・放
出用絶縁膜４は、拡散領域２′に少くともその一部分が
重なるように絶縁膜３に開口部を形成しその後熱酸化に
より形成され、その膜厚は１００Å以下である。第１ゲ
ート電極５は、・リン添加の多結晶シリコンから形成さ
れる。

第１ゲート電極５の形成後、絶縁膜６及び第２ゲート電
極７が形成され、さらに、ドレイン・ソースとなる拡散
領域９，１０．１１が形成され、さらに、第１ゲート電
極５と周囲との絶縁性を高める目的で絶縁膜１２が形成
される。その後、図示しないが、通常のＭＯ５作製方法
にしたがって、層間絶縁膜形成、コンタクト部開口、配
線金属形成などの工程を経てウェハープロセスが終了す
る。

〈発明が解決しようとする課題〉 上記不揮発性半４体メモリーのＦＬＯＴＯＸ構造におい
ては、第１ゲート電極５と基板１との間の絶縁膜３の一
部分に膜厚が１００Å以下と極めて薄い電荷注入・放出
用絶縁膜４を形成する必要があり、ウェハープロセスに
おけるこの膜厚の制御の困難性から、製品の歩留りを低
下させる原因になっていた。また、この極めて薄い膜厚
により、電圧ストレスに対する信頬性に問題があり、有
効なデータ書き換え回数を減少させる原因になっていた
。

本発明は上記事情に鑑みてなされたものであり、その目
的は、薄い絶縁膜を不要とした不揮発性半導体メモリー
を提供することである。

く課題を解決するための手段〉 上記目的を達成するために本発明は、半導体基板と第１
絶縁膜を介して電気的に絶縁された第１ゲート電極と、
この第１ゲート電極を覆い且つ第１ゲート電極と第２絶
縁膜を介して絶縁された第２ゲート電極を存し、第１ゲ
ート電極に対する電荷の注入及び放出を半導体基板に形
成された半導体基板とは逆の導電性をもつ領域と前記第
１ゲート電極との間で行なう電気的にデータ書き換えが
可能な不揮発性半導体メモリーにおいて、前記第１絶縁
膜は前記第１ゲート電極と前記領域との間の範囲におい
て周囲より高い電気伝導度を有し且つ上記範囲において
膜厚が少くとも１００Å以上であることを特徴とする。

〈作用〉 本発明においては、電荷注入・放出用絶縁Ｉｌｌとして
実質的に電気伝導度を高めた比較的厚い酸化膜を用いた
ことにより、製造時の膜厚制御を容易にするとともに、
素子の電圧ストレスに対する耐久性を高める。

〈実施例〉 第１図は本実施例の不連発性半導体メモリーの構造を示
している。図において、１はシリコン基板、２はイオン
打込領域、３，６．１２．１３は絶縁膜、５は第１ゲー
ト電極、７は第２ゲート電極（制御ゲート）、８は選択
ゲート電極、９，１０１１は拡散領域である。

多結晶シリコン層からなる第１ゲート電極５は、シリコ
ン基板１と絶縁膜３を介して電気的に絶縁されている。

絶縁膜３は、第１ゲート電極５とイオン打込領域２との
間の部分において、周囲より電気伝導度が高く且つその
膜厚は２００〜５００人である。第２ゲート電極７は、
第１ゲート電極５を覆い且つ絶縁膜６によって第１ゲー
ト電極５と電気的に絶縁されている。イオン打込領域２
は、シリコン基板１上に形成され、シリコン基板１とは
逆の導電性を有する。

この不揮発性半導体メモリーにおいては、第１ゲート電
極５に対する電荷の注入及び放出をイオン打込領域２と
第１ゲート電極５との間で行なうことにより、電気的に
データ書き換えを可能とする。

以下、上記構造の不揮発性半導体メモリーの製造方法を
説明する。

Ｐ型不純物をもつシリコン基板１に、ＬＯＧＯ３等の手
段により素子分離領域を形成した後、２００〜５００人
の膜厚をもつ絶縁膜３を熱酸化により成長させる。その
後、第１ゲート電極５となる多結晶シリコン層を減圧Ｃ
ＶＤ法によって１０００〜３０００人の厚さに成長させ
る。この多結晶シリコン層は、アモルファス状態で成長
させても良いし、さらには不純物としてリンを含んだ状
態で成長させても良い。不純物を含まない状態で成長さ
せたときは、次工程でリンを添加する必要がある。

次に、多結晶シリコン層を含むシリコン基板１の表面に
おいて、多結晶シリコンをパターニングする前にシリコ
ン基板１のイオン打込領域２となる部分の上部以外の部
分をレジストで覆い、シリコン及びリンをそれぞれ５　
ｘｌＱ１４〜ｌ　ｘｌＱＩ６ｃｆｆＩ−２の濃度でイオ
ン注入する。この場合、注入エネルギーは、注入時のピ
ーク濃度位置が第１ゲート絶縁膜３中に存在するように
選択すると、最も効率が良い。

次に、レジストを除去し、注入損傷回復のための熱処理
を行なう。そして、第１ゲート電極５のバターニングを
行い、熱酸化により電極間絶縁膜６及び絶縁膜１３を形
成する。さらに、リンを添加した多結晶シリコンまたは
タングステンを含むシリサイド材料等の既存のゲート電
極材料により、選択ゲート電極８及び第２ゲート電穫７
を形成する。その後、通常のＭＯ３作製方法に従って、
ソース・ドレイン拡散、層間絶縁膜形成、コンタクト部
開口、配線金属形成等の工程を経てウェハープロセスが
終了する。

本実施例の不揮発性半導体メモリーにおいては、第１ゲ
ート電極５を形成する多結晶シリコン層の上から絶縁層
３を通してイオン打込領域２ヘイオン注入を行なうこと
により、この部分の絶縁Ｎ３の電気伝導度を高める。し
たがって、電荷注入・放出用絶縁膜として、比較的厚い
酸化膜を用いることができ、従来のように膜厚を１００
Å以下と薄くする必要がない。

〈発明の効果〉 以上説明したように本発明においては、電荷注入・放出
用絶縁膜として電気伝導度を高めた酸化膜を用いたこと
により、その膜厚を１００Å以上と厚くすることができ
る。したがって、製造時の膜厚制御を容易にして製品の
歩留りを向上させるとともに、基板−第１ゲート電極間
容量を低減して素子の寸法を小さくすることができる。

さらに、絶縁膜の膜厚を厚くすることにより、電圧スト
レスに対する耐久性を高め、有効データ書き換え回数を
増加させることができる。

【図面の簡単な説明】

第１図は本発明実施例の断面構造を示す図、第２図は従
来例の断面構造を示す図である。 １　・　・　・シリコン基牟反 ２・・・イオン打込領域 ３．６，１２．１３・・・絶縁膜 ５・・・第１ゲート電極 ７・・・第２ゲート電極 ８・・・選択ゲート電極 ９、ｔｏ、１１・・・拡散領域 第１図 第２図

Claims (1)

【特許請求の範囲】
1. 半導体基板と第１絶縁膜を介して電気的に絶縁された第
   １ゲート電極と、この第１ゲート電極を覆い且つ第１ゲ
   ート電極と第２絶縁膜を介して絶縁された第２ゲート電
   極を有し、第１ゲート電極に対する電荷の注入及び放出
   を半導体基板に形成された半導体基板とは逆の導電性を
   もつ領域と前記第１ゲート電極との間で行なう電気的に
   データ書き換えが可能な不揮発性半導体メモリーにおい
   て、前記第１絶縁膜は前記第１ゲート電極と前記領域と
   の間の範囲において周囲より高い電気伝導度を有し且つ
   上記範囲において膜厚が少くとも１００Å以上であるこ
   とを特徴とする不揮発性半導体メモリー。