JPH0237572A - 識別信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、磁気テープに記録した画像データを再生す
るＦｉｌこ使用される識別信号処理装置に関する。

［従来の技術］ 近年、携帯用カセットテープレコーダが普及している。

このカセットテープレコーダはオーディオ用であり音声
を聞くことしか〆できないが、映像も表示させたいとい
う要望がある。例えば、音楽に合わせて歌手の顔やイメ
ージ画像を表示させたり、英会話の例文を表示させたり
することが考えられる。そのために１／２インチの磁気
テープを用いたいわゆるＶＴＲを合体するのでは装置が
大形化してしまうので、オーディオ用のコンパクトカセ
ットテープに画像を記録することが望ましい。

［発明が解決しようとする課題］ しかしながら、従来、映像を磁気テープに記録するには
、各画素情報の階調データをコードデータとして、制御
信号、誤り訂正信号等と共にブロック形式で記録するの
が普通であり、データは全て“０°　“１”で表わされ
ることとなるので、データ誤りが画質劣化に大きく係わ
ってしまうという間通があった。

この発明は上記のような実情に鑑みてなされたもので、
再生時にデータブロックの判別、区分を行なうための職
別信号を正確に読取り、これに基づいてデータを正しく
読出すことのできる識別信号処理装置を提供することを
目的とする。

［課題を解決するための手段及び作用］この発明は、再
生される各データブロックにおいて、識別信号として例
えば周波数ａ［ｋＨｚｌ、デユーティ比１／２のＰＷＭ
波形Ｘ発、周波数ｂ　［ｋＨｚｌ　　（ａ＜ｂ）　、デ
ユーティ比１／２のＰＷＭ波形ｙ発及び周波数ａ［ｋＨ
ｚｌ、デユーティ比１／２のＰＷＭ波形２発から構成さ
れるデータブロックの先頭に位置するヘッダデータを認
識し、このヘッダデータに続いて再生される例えば周波
数ｂ［ｋ、ＨｚｌのＰＷＭ化された画像データを前記へ
ラダデータのデユーティ比に基づいて認識するようにし
たので、ブロック形式で記録された画像データの再生出
力を正しく認識することができる。

［実施例］ 以下図面を参照してこの発明の一実施例を説明する。

第１図はその回路構成を示すもので、再生された画像デ
ータの入力波形はまずリセット信号作成回路１１に送ら
れる。このリセット信号作成回路１１は送られてきた入
力波形波形の立上がり時にリセットパルスを作成し、出
力するもので、出力されたリセットパルスｆはバイナリ
カウンタ１２．２個のノア回路から構成されるＦ／Ｆｌ
Ｂ、１４それぞれのリセット端子に、また、インバータ
１５で反転された後にバイナリカウンタ１６〜１８それ
ぞれのクロック端子に送られる。バイナリカウンタ１２
は、リセット信号作成回路１１からのパルスによりリセ
ットされ、周波数ａ［ｋＨｚｌの３２０倍、周波数ｂ［
ｋＨｚｌの１６０倍に相当する周波数ｆｓの基準パルス
をカウントするもので、そのカウント値はパルス発生回
路１９に送出される。パルス発生回路１９は、バイナリ
カウンタ１２がリセットされてから１９２発目、１３５
発目、３８４発目、２５６発目の上記基準パルスをカウ
ントした時点でパルスを発生するもので、１９２発目の
基準パルスをカウントした時点で発生されたパルスｐは
アンド回路２０に、１３５発目の基準パルスをカウント
し、た時点で発生されたパルスはノア回路２１．２９に
、３８４発目の基準パルスをカウントした時点で発生さ
れたパルスｂはオア回路２２を介してバイナリカウンタ
２３のリセット端子に、そして、２５６発目の基準パル
スをカウントした時点で発生されたパルスはＦ　／　Ｆ
　１３のセット端子とオア回路２４を介してＦ　／　Ｆ
　１４のセット端子とにそれぞれ送出される。Ｆ　／　
Ｆ　１４のＱ端子からの出力はインバータ２５を介して
バイナリカウンタ２３のクロック端子に送られる。バイ
ナリカウンタ１８はＦ　／　Ｆ　１４のＱ端子からの出
力ｇによりリセットされ、インバータ１５が反転出力す
るリセット信号作成回路１１のリセット信号ｆをカウン
トし、そのカウント値ａをオア回路２２を介してバイナ
リカウンタ２３のリセット端子に送出する。バイナリカ
ウンタ２３は、ヘッダデータの始めに位置する周波数ａ
［ｋＨｚｌ、デユーティ比１／２のＰＷＭ波形Ｘ発をカ
ウントするためのもので、オア回路２２を介して送られ
てくる信号によりリセットされ、インバータ２５が反転
するＦ　／　Ｆ　１４の出力をカウントする。このバイ
ナリカウンタ２３がカウント値に応じて出力する信号り
はアンド回路２Ｂと、オア回路２４を介してＦ　／　Ｆ
　１４のセット端子とに送られる一方、インバータ２７
で反転されてバイナリカウンタ２８のリセット端子とノ
ア回路２１．２９に送られる。

バイナリカウンタ１７は、ノア回路２１．２９の出力が
人力されるイクスクルーシブオア囲路（以下ｒＥＸオア
回路」と略称する）３０の出力ｋによりリセットされ、
インバータ１５が反転出力するリセット信号作成回路１
１のリセット信号ｆをカウントし、そのカウント値をア
ンド回路２６に送出する。

アンド回路２６の出力Ｃはオア回路２２を介してバイナ
リカウンタ２３のリセット端子に送られる。バイナリカ
ウンタ２８は、ヘッダデータの真中に位置する周波数ｂ
［ｋＨｚｌ　　デユーティ比１／２のＰＷＭ波形ｙ発を
カウントするためのもので、ノア回路２１の出力ｉを反
転するインバータ３１の出力をクロックとしてカウント
し、そのカウント値に応じて出力される信号０は直接ア
ンド回路２０に、また、同様の信号）はインバータ３２
で反転された後にバイナリカウンタ３３のリセット端子
とＦ／Ｆ１３のセット端子とに出力される。なお、上記
ノア回路２９には入力波形を反転するインバータ３４の
出力が、また、ノア回路２１にはインバータ３４の出力
をさらに反転するインバータ３５の出力がそれぞれ人力
される。

さて、上記バイナリカウンタ１θはＦ　／　Ｆ　ｉ３の
口端子からの出力信号ｍによりリセットされ、インバー
タ１５が反転出力するリセット信号作成回路１１のリセ
ット信号ｆをカウントし、そのカウント値ｅをオア回路
２２を介してバイナリカウンタ２３のリセット端子に送
出する。上記アンド回路２０の出力も同様、オア回路２
２を介してバイナリカウンタ２３のリセット端子に送ら
れる。バイナリカウンタ３３は、ヘッダデータの終わり
に位置する周波数ａ［ｋＨｚｌ　、デユーティ比１／２
のＰＷＭ波形２発をカウントするためのもので、Ｆ／Ｆ
１３のＱ端子からの出力を反転するインバータ３６の出
力をカウントし、そのカウント値に応じて出力される信
号ｎはへラダデータに続いて入力される画像データの始
まりのタイミング信号として次段の画像データの処理回
路系（図示せず）で使用される。

上記のような回路構成にあって、ヘッダデータが入力波
形として送られてきた場合の動作は次のようになる。

すなわち、ヘッダデータの先頭に位置する周波数ａ［ｋ
Ｈｚｌ、デユーティ比１／２のＰＷＭ波形波形Ｘ節２図
（１）に示すように連続して送られてくると、まずリセ
ット信号作成回路１１は入力波形の立上がりに同期し、
第２図（２）に示すような１周期毎のリセットパルスｆ
を出力する。このリセットパルスｆによってＦ　／　Ｆ
　１４がリセットされる毎に、Ｆ　／　Ｆ　１４のＱ端
子の出力を反転するインバータ２５の出力によりバイナ
リカウンタ２３がカウントアツプされ、周波数ａ［ｋＨ
ｚｌのＰＷＭ波形のＸ発をカウントする。

このとき、周波数ａ［ｋｌｌｚｌの信号よりも周期の短
い信号が入力された場合、動作は第３図のようになる。

すなわち、入力信号の周期が第３図（１）にＩと示すよ
うに短く、バイナリカウンタ１２での周波数ｆｓの基準
パルスのカウント数が２５６に満たないような場合、こ
れに続く信号の立上がりのタイミングで第３図（４）に
示すようにバイナリカウンタ１８の出力するリセット信
号ａによってバイナリカウンタ２３がリセットされ、再
び初めからａ［ｋＨｚｌの信号Ｘ発のカウントを始める
。

また、上記とは反対に周波数ａ［ｋＢｆｚｌの信号より
も周期の長い信号が入力された場合、動作は第４図のよ
うになる。すなわち、入力信号の周期が第４図（１）に
■と示すように長く、バイナリカウンタ１２での周波数
ｆｓの基準パルスのカウント数が３８４を越えるような
場合、バイナリカウンタ１２での基準パルスのカウント
数が３８４となった時点で第４図（３）に示す如くパル
ス発生回路１９からの信号すが“Ｈ”　レベルとなり、
これがオア回路２２を介してバイナリカウンタ２３をリ
セットするため、再びａ　［ｋＨｚｌの信号Ｘ発を始め
からカウントし直すこととなる。

さて、上記のようにしてバイナリカウンタ２３が周波数
ａ［ｋＨｚｌの信号をＸ全以上カウントした時点でバイ
ナリカウンタ２３の出力する信号りが第２図（４）に示
すように″Ｌ°レベルから“Ｈ”レベルとなり、それま
でリセットし続けていたバイナリカウンタ２８のリセッ
トが解除されて、続く周波数ｂ［ｋＨｚｌ、デユーティ
比１／２のＰＷＭ信号ｙ発のカウントに対する準備がで
きる。

ここで、ヘッダデータの真中に位置する周波数ｂ［ｋＨ
ｚｌ、デユーティ比１／２のＰＷＭ波形ｙ発か第２図（
１）に示すように続けて送られてくると、バイナリカウ
ンタ２３の出力する“Ｈ”レベルの信号りを反転するイ
ンバータ２７の“Ｌ”レベルの出力とインバータ３４．
３５を介して送られてくる入力信号及びパルス発生回路
１９がバイナリカウンタ１２のカウント数が１３５にな
った場合に出力するパルスにより、ノア回路２１の出力
信号ｉが第２図（５）に示すようになる。信号ｉを反転
するインバータ３１の出力によりバイナリカウンタ２８
が周波数ｂ［ｋｆ（ｚ］のＰＷＭ波形のｙ発をカウント
する。

このとき、周波数ｂ［ｋＨｚｌの信号よりも周期の短い
信号が入力された場合、動作は第５図のようになる。す
なわち、入力信号の周期が第５図（１）に■と示すよう
に短く、バイナリカウンタ１２での周波数ｆｓの基準パ
ルスのカウント数が１３５にも満たないような場合、ア
ンド回路２６がゲート開状態となっている状態でバイナ
リカウンタ１７からの信号Ｃが第５図（４）に示すよう
に“Ｈｏとなり、これがアンド回路２Ｂからオア回路２
２を介してバイナリカウンタ２３をリセットするため、
再びａ［ｋＨｚｌの信号Ｘ発を始めからカウントし直す
こととなる。

また、周波数ｂ［ｋ）Ｉｚ］の信号ｙ発のカウントを終
える前にこの周波数ｂ［ｋＨｚｌの信号よりも周期の長
い信号が人力された場合、動作は第６図のようになる。

すなわち、入力信号の周期が第４図（６）に■と示すよ
うに長く、バイナリカウンタ１２での周波数ｆｓの基準
パルスのカウント数が１９２を越えるような場合、バイ
ナリカウンタ１２での基準パルスのカウント数が１９２
となった時点でパルス発生回路１９からの信号ｐが第６
図（４）に示すように“Ｈ＃レベルとなる。この時バイ
ナリカウンタ２８の出力する信号０は第６図（３）に示
すように“Ｈ”であるため、これがアンド回路２０を介
して信号ｄとなり、オア回路２２を介してバイナリカウ
ンタ２３をリセットする。そのため、バイナリカウンタ
２３が再びａ［ｋＨｚｌの信号Ｘ発を始めからカウント
し直すこととなる。

さて、上記のようにしてバイナリカウンタ２８が周波数
ｂ［ｋＨｚｌの信号を７発以上カウントした時点でバイ
ナリカウンタ２８の出力する信号ノが第２図（８）に示
すように０Ｌ”レベルから“Ｈ”レベルとなり、これが
インバータ３２で反転されてそれまでリセットし続けて
いたバイナリカウンタ３３のリセットが解除される。こ
うして次の周波数ａ［ｋＨｚコ、デユーティ比１／２の
ＰＷＭ信号２発のカウントに対する準備ができる。

ここで、ヘッダデータの終わりに位置する周波数ｃ［ｋ
Ｈｚｌ、デユーティ比１／２のＰＷＭ波形２発が第２図
（１）に示すように続けて送られてくると、リセット信
号作成回路１１の出力するリセットパルスｆによってＦ
　／　Ｆ　１３がリセットされる毎に、Ｆ　／　Ｆ　１
３のＱ端子の出力を反転するインバータ３６の出力によ
りバイナリカウンタ３３がカウントアツプされ、周波数
ｃ［ｋＨｚｌのＰＷＭ波形２発をカウントする。

このとき、周波数ａ［ｋＨｚｌの信号よりも周期の短い
信号が入力された場合、動作は第７図のようになる。す
なわち、人力信号の周期が第７図（１）に■と示すよう
に短く、バイナリカウンタ１２での周波数ｆｓの基準パ
ルスのカウント数が２５６に満たないような場合、これ
に続（信号の立上がりのタイミングで第７図（４）に示
すようにバイナリカウンタ１Ｇの出力するリセット信号
ｅによってバイナリカウンタ２３がリセットされ、再び
初めから周波数ａ［ｋＨｚｌの信号Ｘ発のカウントを始
める。

また、上記とは反対に周波数ａ［ｋＨｚｌの信号よりも
周期の長い信号が入力された場合、バイナリカウンタ１
２での基準パルスのカウント数が３８４となった時点で
パルス発生回路１９からの信号すが′Ｈ“レベルとなり
、これがオア回路２２を介してバイナリカウンタ２３を
リセットするため、再び周波数ａ［ｋＨｚｌの信号Ｘ発
を始めからカウントし直すこととなる。

そして、上記のようにしてバイナリカウンタ３３が周波
数ａ［ｋＨｚｌの信号を２発カウントした時点でバイナ
リカウンタ３３の出力する信号ｎが第２図（１０）に示
すように“Ｌ”レベルから“Ｈ”レベルとなり、これが
次段の画像データの処理回路系（図示せず）に送られて
、ヘッダデータに続いて入力される画像データの始まり
のタイミング信号として使用される。

なお、上記実施例ではブロックデータの先頭に位置する
識別用のへラダデータとして周波数ａ［ｋ　Ｈｚコ、デ
ユーティ比１／２のＰＷＭ波形波形Ｘ層波数ｂ　［ｋＨ
ｚｌ　　（ａ＜ｂ）　、デユーティ比１／２のＰＷＭ波
形ｙ発及び周波数ａ［ｋＨｚｌ、デユーティ比１／２の
ＰＷＭ波形２発を組合わせたものを用いたが、これに限
るものではなく、他にも様々な組合わせを考えることが
でき、それによって回路の構成を簡略化することも可能
である。

また、ヘッダデータのＰＷＭ信号としてデユーティ比が
１／２のものを記録するようにしたので、これを利用し
て再生時にヘッダデータに続く画像データのＰＷＭ波形
のスライスレベルの変動分を補正するようにすることも
考えられる。

［発明の効果］ 以上詳記した如くこの発明によれば、再生される各デー
タブロックにおいて、識別信号として例えば周波数ａ［
ｋＨｚｌ　　デユーティ比１／２のＰＷＭ波形波形Ｘ層
波数ｂ　［ｋＨｚｌ　　（ａ＜ｂ）、デユーティ比１／
２のＰＷＭ波形ｙ発及び周波数ａ［ｋＨｚｌ、デユーテ
ィ比１／２のＰＷＭ波形２発のようにＰＷＭ信号の組合
わせで構成されるデータブロックの先頭に位置するヘッ
ダデータを認識し、このヘッダデータに続いて再生され
る例えば周波数ｂ［ｋＨ２］のＰＷＭ化された画像デー
タを前記へラダデータのデユーティ比に基づいて認識す
るようにしたので、再生時にデータブロックの判別、区
分を行なうための識別信号を正確に読取り、これに基づ
いてデータを正しく読出すことのできる識別信号処理装
置を提供することができる。

【図面の簡単な説明】

図面はこの発明の一実施例を示すもので、第１図は回路
構成を示すブロック図、第２図は識別信号処理時の動作
内容を示すタイミングチャート、第３図乃至第７図は入
力波形の長短に対応した各リセット処理を示すタイミン
グチャートである。 １１・・・リセット信号作成回路、１２．　ｔｅ〜１８
．２３゜２８、３３・・・バイナリカウンタ、１３．　
１４・・・Ｆ／Ｆ、１５゜２５、３１．３２．３４〜３
６・・・インバータ、１９・・・パルス発生回路、２０
．２６・・・アンド回路、２１．２９・・・ノア回路２
１．２２・・オア回路２２．２３・・・バイナリカウン
タ２３．２４・・・オア回路２４．２６・・・アンド回
路２Ｂ、２７・・・インバータ２７．３０・・・イクス
クルーシブオア（Ｅ、Ｘオア）回路。 出願人代理人　弁理士　鈴江武彦

Claims (1)

1. 【特許請求の範囲】 ＰＷＭ信号の組合わせで構成され、画像データのデータ
   ブロックの先頭に付された識別信号を読取る識別信号処
   理装置であって、 入力信号波形の周期をカウントする第１のカウンタと、 この第１のカウンタのカウント値によって入力信号が識
   別信号のうちの一部か否かを認識する認識手段と、 この認識手段によって認識された識別信号の各周期の入
   力信号のパルス数をカウントする第２のカウンタと、 この第２のカウンタのカウント値により識別信号が完全
   に入力された時点でこの識別信号に続いて再生入力され
   る画像データを次段の画像データ処理回路に出力する出
   力制御と、 上記認識手段で識別信号中に識別信号以外の周期の入力
   信号があると認識された場合に、上記第２のカウンタの
   カウント値をリセットするリセット手段とを 具備したことを特徴とする識別信号処理装置。