JPS6047791B2 - パタ−ン伝送装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、テレビジョン受像機の表示面上に、白及び黒
の２値で表わした多数の点から成るパターンを表示する
ような場合に用いることのできる装置に関し、前記パタ
ーンを表示するためのパターン情報を通常のオーディオ
用カセットテープに記録し再生する等して伝送するとき
にパターン信号を正確にかつ効率よく受信することのて
きる装置を提供するものてある。

１ 従来より陰極線管上にパターンを表示するための２
値信号のパターン情報を取り扱い、これを記録再生する
データカセットと呼ばれるものが用いられているが特別
の磁気テープを必要とし、また磁気テープの走行速度も
オーディオ用に比べて速ｉくしなければならなかつたた
めに特殊なテープレコーダとなり、通常の民生用のオー
ディオ用カセットテープレコーダを使用することができ
ないものであつた。

そこて本発明は、通常の民生用のオーディオ用カセット
テープレコーダを用いてパターン情報を記録再生し、陰
極線管上にパターンを映出するような場合に用いて特に
有効であつて、パターン信号を正確にかつ効率よく受信
することのできる装置を提供することを目的とするもの
てある。

以下、本発明につき添付図面を参照して詳細に説明する
。まず本発明に係る装置の基本概念を第１図〜第３図と
共に説明する。

第１図はその基本構成を示すブロック線図であり、ここ
で１は文字，図形等の映出すべきパターンの信号を発生
するパターン発生器で、例えば縦６４ビット×横６４ビ
ットの合計４０９６ビットの点により、例えば「松」と
いう文字のパターン信号を作成する。

このパターン信号を低速読み出し回路２て水平方向に１
ライン分すつ走査して読み出し、オーディオ用カセット
テープレコーダ３に記録する。このときの読み出し速度
はパターン信号の周波数帯域をオーディオ用カセットテ
ープレコーダ３に記録できるような低周波数の帯域とす
る低速度である。ところが、一般のオーディオ用カセッ
トテープレコーダ（以下カセットテープレコーダと略称
する）３では信号の直流分を記録再生できないものが多
いので、パターン発生器１の出力が第２図Ａに示すよう
な矩形波形である時にはこのままテープに入力すると記
録再生波形は第２図Ｂの如く微分波形になる。第２図Ｂ
はτ２に比べてτ３が著しく長いと変調回路のＣＲ時定
数の関係で直流分が失われることを示している。即ちカ
セツトテーープレコーダ３の出力は第２図Ｂの如き波形
になる。また元のパターン信号Ａを記録再生信号Ｂから
再生する為に第２図のＣ，Ｄの如きサンプリングパルス
で記録再生信号Ｂをサンプリングする場合、τ３が長く
なるとテープのワウ・フラツタの一ため再生信号に１ビ
ット又はそれ以上の誤差が生じ、両面に表示される文字
パターンが、１ビット又はそれ以上左右にずれることに
なる。そこで一般にこれらの問題を避けるため、直流分
の記録再生のできない装置に記録するときに−は、例え
ばパターン信号Ａのデータを第２図Ｅのようなパルス群
に変換する。

これをフェイズエンコードと呼び第１図の装置では低速
読み出し回路２において同時に行なつている。ここにτ
２＝２×τ１であり、データが゜“０゛か“１゛か、お
よび変化しているか否かにより、τ１又はγ２の間隔で
テープの磁化方向を逆転させるようなパルス群となして
いる。τ１を適当に選ぶことによつて第２図Ｆのような
波形でテープに記録し再生することができ、このような
波形であれば再生後に簡単な整形回路で波形整形するだ
けで第２図Ｅのようなもとの波形に戻すことができる。
この再生した第２図Ｅのような信号をさらに第２図Ａの
よう”なもとのパターン信号の波形に戻す回路がフェイ
ズエンコーダ５である。ところが第３図１に示すように
一連の文字パターン信号（例えば６４ビット）の前後ｔ
１〜Ｔ２に文字の区切り或は改行のためのパターン分離
信号１″を・入れる場合には、回路の簡略化のためにフ
ェイズエンコードのためのサンプリングパルスＧ，Ｈの
周波数を変えて文字パターン信号ｆとパターン分離信号
１″とを区別したいような楊合には、第３図Ｊに示すよ
うに変換後の信号のパルス幅は最小τｏと最大τ２で１
：４の大きな比率になる。

このためカセットテープレコーダ３からの再生出力は第
３図Ｋのようになり、元の信号Ｊの波形に戻すためには
波形整形のためのスライスレベルを再生出力信号ＫのΔ
■の範囲に入れなければならないことになるが、しかし
このスライスレベルは部品やカセット間のばらつきある
いはフェイズエンコード周波数のばらつきなどで変化し
やすく、Δ■が゜“０゛以下になることがあり、実際に
はΔＶの範囲にスライスレベルを保つことは極めて困難
であるので、信号の再生が困難となることになる。逆に
、パターン分離信号１″の期間ζ〜Ｔ２でパターン信号
を゜゜１゛或ば０゛に固定しない場合には、ｔ１〜Ｔ２
間にτ。とτ１のパルス幅の信号が混在することになり
、後述する再トリガ可能な単安定マルチバイブレータ（
以下ＲＴＭマルチバイブレータと略称する）を使つて分
離信号を検出することがやはり困難となる。そこで、こ
の装置では、まず上述のようなフェイズエンコードをし
た後さらにこれをＡＭ変調するという信号処理を行なう
ことにより、カセットテープレコーダ３への記録再生を
容易にしている。

次に、この点について説明する。まず前述の如く、パタ
ーン発生器１で得られるパターン信号は第３図１中のｉ
のような矩形信号波形で読み出され、第３図１中のｉ″
のようにｔ１〜ちの部分に一定レベル（ここでは′６ｒ
′レベル）のパターン分離信号１″が付け加えられる。

このパターン信号１を第３図Ｇ，Ｈのようなサンプリン
グパルスでフェイズエンコードして第３図Ｊの記録用信
号波形を得る。次いで、この記録用信号Ｊで例えば３．
２ＫＨｚの搬送波をｗ変調し、この変調した信号をカセ
ットテープレコーダ３のカセットテープに記録する。そ
の後カセットテープレコーダ３から変調した信号を読み
出し、ＡＭ検波回路４でＡＭ検波して元の記録用信号Ｊ
を得、さらにこれをフェイズデコーダ５でフェイズデコ
ードして元のパターン信号１を得る。このようにして、
記録用信号ＪをＡＭ変調してカセットテープレコーダ３
に記録再生するようにすれば完全な交流信号として記録
再生することができ、信号の波形歪みを生じることがな
いので正確な記録再生を行なうことができる。次に、こ
のようにして、カセットテープレコーダ３から読み出し
たパターン信号は、上述したようにカセットテープレコ
ーダ３の帯域が狭いために低速度の信号であるので、文
字等のパターンを陰極線管上に映出するためには速度変
換を行なつて陰極線管の走査速度に同期した高速度のパ
ターン映像信号に変換しなければならない。

このため、この装置においては、カセットテープレコー
ダ３から読み出しフェイズデコーダ５でフェイズデコー
ドして得たパターン信号１のパターン分離信号１″以降
すなわちＴ２以降の１ライン分の６４ビットのパターン
信号１をバッファメモリ６に一時的に蓄え、その後に例
えば６４ビット後の次のパターン分離信号１″の期間に
この１ライン分のパターン信号を高速でパターン全体の
パターン信号を蓄える４０９６ビットの容量の主メモリ
８へ転送するようにしている。

主メモリ８はテレビジョン信号の垂直・水平同期信号に
同期したクロックを同期盤７から得て陰極線管の走査に
同期してパターン信号を出力するようにクロックしてい
る。又、バッファメモリ６から主メモリ８へパターン信
号を転送する期間には、バッファメモリ６も主メモリ８
と同様に同期盤７からの出力でクロックする。その後主
メモリ８のパターン信号出力を読み出し、その読み出し
たパターン信号出力と同期盤７からの垂直・水平同期信
号出力とを混合回路９で混合してテレビジョン信号の形
式で発生し、その出力をＲＦ変調回路１０でＲＦ信号に
変換してテレビジョン受像機１１に供給することにより
、その陰極線管ＣＲＴ上に例えば「松」の文字のパター
ンを表示するようにしている。以下、本発明の特徴とす
る各部分の詳細な構成と動作につき追つて説明する。

まずこの装置におけるパターン発生器１と低速読み出し
回路２について第４，５図と共に更に詳しく説明する。

ます、第４図において、１５は基本発振回路であり、第
３図Ｊのような記録用信号を作成するときの基本とし、
さらにこれをカセットテープレコーダ３に記録するとき
のＡＭ変調用の搬送波とする基本信号を発生する。従つ
てその周波数はオーディオ用テープの記録帯域限界内の
周波数例えば３．２ＫＨｚに定める。１１４分周回路１
６は基本発振回路１５の出力信号を１１４に分周し、１
１２分周回路１７は１１４分周回路１６の出力信号をさ
らに１１２分周する。

１１４分周回路１６の出力周波数は８００Ｈｚ１１１２
分周回路１７の出力周波数は４００Ｈｚてあり、第５図
においてＬは基本発振回路１５の発振出力を、Ｍは１１
４分周回路１６の１１４分周出力を、Ｎは１１２分周回
路１７の出力すなわち１１８分周出力をそれぞれ示して
いる。

一方１２は動作制御用のフリツプフ罎ンプ（以下ＦＦと
略称する）１４をセットして動作を開始させるための手
動スイッチ、１３はＦＦｌ４のセット端子を常時は高レ
ベルに保つための抵抗である。

従つて、今、時刻Ｔ。でスイッチ１２が閉じられるとＦ
Ｆｌ４はセットされてそのＱ端子出力は高レベルになり
、基本発振回路１５が発振を開始する。このとき、まず
Ｔ。以降パターン分離信号期間形成用の６ビットのカウ
ンタ１８が１１４分周回路１６の出力Ｍの立ち下がりを
Ｔ２まて６個数えて、出力０を発生し、その直後の時刻
Ｔ２″までをパターン分離信号の期間とするべく時刻Ｔ
２″で１ライン期間検出用のＦＦｌ９をリセットする。
ＦＦｌ９は電源スイッチが閉じられた時に必ずセットさ
れてＱ端出力が高レベルになるよう回路構成されている
のて、ちからの基本発振回路１５の発振開始後直ちにＡ
ＮＤゲート２５の出力側に１１４分周回路１６の出力Ｍ
が現われる。又、ＦＦｌ９リセット用のＮＡＮＤゲート
２０の入力にはＴ。以降ＦＦ１４のＱ端子出力が加えら
れており、．ＡＮＤゲート７５からの１ライン分の信号
の低速読み出し完了の出力があつたときにＦＦｌ９をセ
ットできる状態になつている。時刻Ｔ２″でパターン分
離信号１″の期間が終つてＦＦｌ９がリセットされると
そのＯ端子出力は高レベルになり、カウンタ１８をリセ
ットしかつその動作を停止させるので、カウンタ１８は
パターン分離信号１″が終つてパターン信号１の期間に
なると計数しなくなる。次に、フェーズエンコード用の
サンプリングパルスを作成する部分について説明する。
上述のようにＡＮＤゲート２４はち〜Ｔ２″間はＦＦｌ
９のＯ端子出力によつて遮断されており、逆にＡＮＤゲ
ート２５はＱ端子出力によつてＴ。−Ｔ２″間は導通し
ているのて、この期間には０Ｒゲート２６の出力に１１
４分周回路１６の１１４分周出力Ｍが現われる。ち″以
降はＦＦｌ９がリセットされるのでその寛端子出力によ
つてＡＮＤゲート２４が導通して逆にＱ端子出力によつ
てＡＮＤゲート２５が遮断し、０Ｒゲート２６の出力に
は１１２分周回路１７の１１８分周出力Ｎが現われる。
そこで、この０Ｒゲート２６の出力を反転器２７て反転
し、この反転信号と、これを抵抗２８と容量２９で遅延
させた信号とをＮ．ＡＮＤゲート３０に加えることによ
つてその出力に０Ｒゲート２６の出力の立ち上がり時点
で発生する負極性の幅の狭いパルスを作成すると、第５
図Ｈに示すような第１のサンプリングパルス列が得られ
る。これは第３図中のＨに相当し、これをフェーズエン
コード用のＦＦ４５のクロックパルスとして用いる。一
方、０Ｒゲート２６の出力を抵抗３１と容量３２て遅延
させかつ反転器３３て反転した信号と、これを抵抗３４
と容量３５とでさらに遅延させかつ反転器３６で反転し
た出力とをＡＮＤゲート３７に加えることにより、その
出力に第５図Ｇに示すようにパルスＨよりもτｏだけ遅
れた位相のフェーズエンコード用の第２のサンプリング
パルス列を得る。これは第３図中のＧに相当する。この
ようにパルス列Ｇとして２度遅延したパルスを作成する
のは、パターン発生器１におけるパターン信号メモリを
構成するスタティックＲＡＭ２２の列アドレス指定を１
１２分周回路１７からの４００Ｈｚの信号Ｎの立ち下が
りで行なうようにしているため、列指定後スタティック
Ｒ．ＡＭ２２の出力に指定した番地の出力が現われるま
での時間遅れを見込んでいるからであつて、指定番地の
パターン信号出力が現われた直後にサンプリングパルス
Ｇを発生させているようにして確実にフェイズエンコー
ドできるようにしているためである。また、パターン発
生器１の主体は１枚のパターン分の４０９６ビットの容
量を持つスタティックＲＡＭ２２で構成しており、２１
はスタティックＲＡＭ２２の行アドレスを決める２進６
桁のカウンタ、２３は列アドレスを決める２進６桁のカ
ウンタであり、ＡＮＤゲート２４の出力すなわちち″以
降の１１８分周出力Ｎをカウントしてパターン信号を読
み出すためのアドレスを指定する。

スタティックＲＡＭ２２のアドレスは列アドレスが“゜
００００００゛，行アドレスが“゜００００００゛の時
に第１ライン目の第１ビット目のパターン信号１出力が
現われ以降列アドレスを６４ビット目までカウントする
ときに第１ライン目の６４ビ゛ツト目までのパターン信
号出力が現われ列アドレスが６４ビットカウントして行
アドレスを１ビットづつ進めることにより第１ライン目
・ ・・第６４ライン目まで１ライン分づつパター
ン信号１が現われるようになしているので、列アドレス
カウンタ２３の前に１ビットの遅延回路７１に設け、Ｔ
２Ｏｌにおける１ノ８分周出力Ｎの第１ビット目の立ち
下がりＮＯでは列アドレスカウンタ２３のアドレスは″
０００００σ゛のままて変化せず、スタティックＲＡＭ
２２の第１ビット目の出力が現われているようにしてお
き、それ以降１ビットづつ進めてパターン信号を読み・
出すようにしている。この時刻Ｔ２Ｏｌと前述のし″と
の間の期間では後述するようにスタティックＲＡＭ２２
の出力が必ず“０゛すなわち低レベルになるように回路
を構成しておく。次に、パターン信号のフェーズエンコ
ード動作について説明する。

まず、ｔ１″〜し″の間のパターン分離信号１の期間に
おいては、ｔ１″ではスタティックＲＡＭ２２の出力ぱ
゜０゛であり、またＦＦｌ９はセットされていてそのＱ
端子出力は上述のように高レベルであるからＡＮＤゲー
ト３９が導・通してその出力が高レベルであり、一方Ａ
ＮＤゲート４０はＦＦｌ９のＯ端子出力が低レベルのた
めに遮断してその出力が低レベルとなる。このため、こ
のときは０Ｒゲート４１の出力はＡＮＤゲート３９の出
力と一致してち″〜Ｔ２″間は常に高レベルとなつてこ
れがパターン分離信号１″になる。これを反転器４２で
反転してＮ，ＡＮＤゲート４３に加え、一方ＮＡＮＤゲ
ート４４には０Ｒゲート４１の出力をそのまま加える。
そして、ち″においてＦＦ４５のクロック端子にＮ．Ａ
ＮＤゲート３０から負のパルス列ＨのパルスＨａが供給
されるのでＦＦ４５の出力すなわちフェイズエンコード
した出力は第５図Ｊのようになり、最初ＦＦ４５のＱ端
子出力が高レベルてあつたとすればこのｔ１″から反転
して低レベルになる。

次にパルス列Ｇの第１個目のパルス？がＮＡＮＤゲート
３７から供給されるとそのパルス期間中はＮＡＮＤゲー
ト４３の出力は高レベルに、ＮＡＮＤゲート４４の出力
は低レベルになつて、ＦＦ４５のＱ端子出力は再び高レ
ベルに反転して戻る。さらに次のパルス列Ｈの第２個目
のクロックＨｂでＦＦ４５のＱ端子出力はさらに反転し
て低レベルとなりパルス列Ｇの２個目のクロックゆでま
た高レベルに反転する・ ・というように以降ち″
までこれを繰り返すので、この期間中ＦＦ４５のＱ端子
出力は第５図Ｊの如くτ。のパルス幅のパルスになる。
次に、パターン信号１が始まる時刻Ｔ２″では、スタテ
ィックＲ４八Ｍ２２からの第１ビ゛ツト目のパターン信
号１の出力が、この実施例では低レベルになつており、
またＦＦｌ９のＱ端子出力が低レベルてあつてＡＮＤゲ
ート３９の出力もＡＮＤゲート４０の出力も共に低レベ
ルになるため、０Ｒゲート４１の出力も低レベルになつ
てＦＦ４５のリセット端子入力すなわちＮＡＮＤゲート
４３の出力は低レベルに、ＦＦ４５のセット端子入力す
なわちＮＡＮＤゲート４４の出力は高レベルになり、パ
ルス列Ｇのパルス匹がＮＡＮＤゲート３７から発生され
てもＦＦ４５のＱ端子出力は低レベルのまま保たれる。

さらに次のＴｌＯｌ″でＦＦ４５のＱ端子出力は反転し
て高レベルになる。即ちパターン分離信号の区間ｔ１〜
しの直後には必ずパルス列Ｈのパルスｈ１で出力信号１
は低レベル→高レベルに１回変化する。再生時にはこれ
を用いて受信再生用のアドレースの゜“０゛ビットアド
レスを決定することができる。ＴｌＯｌ″以後を考える
と、Ｔ９ｌからスタティックＲＡＭ２２のパターン信号
１の出力が高レベルになり、かつＴ２Ｏｌにおける１１
４分周出力Ｎ中のＮＯの立ち下がりでのクロックはＡＮ
Ｄゲート２４が遮断しているために列アドレスカウンタ
２３には伝わらないから、前述のご虫この時のアドレス
は６℃′２ビットであり、その時スタティックＲＡＭ２
２の出力即ち０Ｒゲート４１の出力が゜“１゛すなわち
高レベルになる。

従つて時刻Ｔ，２Ｃ，ｌ″ではＮＡＮＤゲート４４の出
力が低レベル，ＮＡＮＤゲート４３の出力が高レベルに
なり、ＦＦ４５のＱ端子出力・は高レベルのままである
。以降このような動作を繰り返し、スタティックＲＡＭ
２２の出力が高レベルの時は、パルス列Ｈのクロックで
ＦＦ４５のＱ端子出力が高レベルになり（ただし、それ
以前から高レベルの時には変化しない）、スタティック
ＲＡＭ２２の出力が低レベルの時にはパルス列Ｇのクロ
ックでＦＦ４５のＱ端子出力が低レベルになる（ただし
、それ以前から低レベルの時は変化しない）。これによ
り、Ｊの如くフェイズエンコードした信号を出力するこ
とができる。このようにして１ライン分のパターン信号
１をスタティックＲＡＭ２２から読み出し、その列アド
レスカウンタ２３の出力のアドレスが゜“６４゛即ち２
進数で゜゜００００００゛になつた後にはパルス列Ｈ中
の次のパルス１１６５のクロックでこの時のスタティッ
クＲＡＭ２２の出力が読み出されるとともに、ｔぉ．て
１１２分周回路１７の出力Ｎ中のＮ６４によつて列アド
レスカウンタ２３の゜゜ｔ゛端子出力が′６Ｆ゛から″
０″に変化して行アドレスカウンタ２１を“゜００００
００゛から゛０００００ｒ゛に変化させて、第２ライン
目のパターン信号１の読み出し状態に移る。又、列アド
レスカウンタ２３の出力を反転器７２で反転したものと
、列アドレスカウンタ２３の出力を抵抗７３と容量７４
とて遅延したものとをＡＮＤゲートに加えて、この“ｔ
゛端子出力の変化時に正のパルスを得てこれで列カウン
タ２３をクリアし、またＮＡＮＤゲート２０を介してＦ
Ｆｌ９をセットする。ＦＦｌ９がセットされると、以上
のちからのパターン分離信号１″の読み出しおよびパタ
ーン信号１の読み出し、さらにこれらのフェイズエンコ
ードの同じ動作を第２ライン目について繰り返す。この
ようにしてスタティックＲＡＭ２２を第６４ライン目ま
ですなわち４０９６ビット目までアドレスすれば、１つ
の文字画像のパターン信号１の読み出し終了時に行アド
レスカウンタ２１の出力は、゜“２″゛端子出力が“゜
１゛から“゜０゛に変化する。

リセットパルス発生回路７６は、列アドレスカウンタ２
３のリセットパルス発生回路７２〜７５と同一の構成で
、この゛゜２″゛端子出力の変化時に正の細いパルスを
発生し、これにより行アドレスカウンタ２１をリセット
するとともに、反転器３８て反転してＦＦｌ４をリセッ
トする。従つて、以上の動作で１つの文字画像のパター
ン信号の読み出しとフェイズエンコードとを終了し、以
降基本発振回路１５は発振を停止し、又ＦＦｌ９はリセ
ットされた状態を保つて待機状態に入る。さらに、その
後、またパターン信号を読み出すために再ひ手動スイッ
チ１２を閉じれば、上述の動作を繰り返す。次に、この
ようにしてパターン信号１を読み出し、パターン分離信
号１″を付加し、さらにフェイズエンコードして発生し
たＦＦ４５のＱ端子出力Ｊはインタフェイス用の増幅器
４６て増幅してエミッタフォロワのトランジスタ６８に
加え、そのエミッタより低インピーダンスで取り出す。

６５は結合容量で無極性の電解コンデンサを使用し、６
６，６７はベースバイアスを与える抵抗、６９はエミッ
タ抵抗，ダイオード７０はトランジスタ５１のエミッタ
電流がエミッタ抵抗６９へ流れ込まないように挿入した
ダイオードである。

次に、このフェイズエンコードした信号Ｊを周変調する
部分について説明する。

４７は搬送波バッファ用の増幅器、４８は結合容量で無
極性の電解コンデンサを使用し、４９，５０はトランジ
スタ５１のベースにバイアスを与える抵抗、トランジス
タ５１はＡＭ変調用のスイッチングトランジスタである
。

また５２はダンピング抵抗、５３は同調容量、５４はイ
ンダクタンスで、これらて、基本発振回路１５からの搬
送波の基本発振周波数すなわち３．２ＫＨｚに同調する
タンク回路を形成している。５５は直流帰還抵抗、５６
は側路容量、５７は帰還抵抗であり、第５図Ｊのように
パターン信号をフェイズエンコードした記録用信号の高
レベルの部分て抵抗５７の両端電圧を大きくしてトラン
ジスタ５１を遮断するようにしている。

従つてこのＡＭ変調用のトランジスタ５１のコレクタに
は第５図Ｐのように３．２ＫＨｚの搬送波を記録用信号
１でＡＭ変調した波形の出力が現われる。これをエミッ
タフォロワのトランジスタ６２でインピーダンスを変換
して低インピーダンスで出力し、カセットテープレコー
ダ３に供給する。ここに５８は結合容量、６０，６１は
トランジスタ６２のベースバイヤスを与える抵抗、６３
はトランジスタ６２のコレクタ抵抗、６４はそのエミッ
タ抵抗である。このようにして、ＡＭ変調した記録用信
号Ｐの出力をカセットテープレコーダ３に記録するよう
にすれば、その周波数が搬送波の３．２ＫＨｚであるの
で、直流分を記録することのできないカセットテープレ
コーダであつてもその波形を忠実に記録再生することが
できる。

以上により、カセットテープレコーダ３にＡＭ変調した
記録用信号Ｐを記録することができるのであるが、次に
、このようにしてカセットテープレコーダ３に記録した
信号Ｐをこれから読み出して、もとのパターン信号１を
再生する手段について説明する。

このときには、まず第５図Ｐのような波形のＭ変調され
た信号をカセットテープレコーダ３から読み出して得、
次にｗ検波し、波形整形して第５図Ｊのような波形の記
録用信号を得る。

これから第５図Ｇ，Ｈのようなサンプリングパルスを作
成し、遅延させてから記録用信号Ｊをサンプリングする
ことにより第５図１のようなもとのパターン信号１を得
ることができる。これを主メモリ８に前述の如く低速で
書き込み、書き込み終了後、陰極線管の走査の垂直・水
平同期に合わせて高速で主メモリ８から読み出せば、陰
極線管上に文字，図形等のパターンを表示することがで
きる。そこで、まず、カセットテープレコーダ３から読
み出した信号からパターン分離信号１を検出する手段を
説明する。

第６図はその検出回路部分のブロック線図てあり、第７
図はその各部の波形を示す波形図である。ここで７７は
カセットテープレコーダ３の外部出力たとえば外部スピ
ーカ接続端子に接続された増幅器てあり、第７図Ｐのよ
う”なりセットテープレコーダ３からのＡＭ変調された
記録用信号を増幅する。Ｍ検波回路７８てこれをＡＭ検
波し、その出力を波形整形回路７９て整形して第７図Ｊ
のような波形の記録用信号を得る。この再生した記録用
信号Ｊは第５図中の記録用信号Ｊと同一のものであり、
丁はＪを反転器８０で反転したものである。この記録用
信号Ｊと、反転器８０の出力丁を抵抗８１と容量８２と
で遅延したものとをＡＮＤゲート８３に加えることによ
り、記録用信号Ｊの立上り時点で正極性のパルスＱ１が
得られ、又反転器８０の出力丁と波形整形回路７９の出
力Ｊを抵抗８４と容量８５とで遅延したものとをＡＮＤ
ゲート８６に加えることにより、記録用信号Ｊの立下り
時点で正極性のパルスＱ２が得られる。これらパルスＱ
ｌ，Ｑ２をＮＯＲゲート８７に加え、その出力として、
第７図Ｑのように記録用信号Ｊの極性反転時毎に生じる
パルスを得る。一方、８８は記録用信号Ｊの立ち上りで
トリガーされる再トリガ可能な単安定マルチバイブレー
タ（以下ＲＴＭマルチバイブレータと略称する）であり
、その出力は、第７図中にＲで示すようにパターン分離
信号１″の期間ｔ１″〜ＴＯ間には常にＱ端子出力力塙
レベルになり、Ｏ端子出力が低レベルになる。

なお、ＲＴＭマルチバイブレータ８８の準安定時間Ｔは
２γ。〈Ｔ〈３τｏに設定してある。ＲＴＭマルチバイ
ブレータ８８のη端子出力が低レベルの間は、カウンタ
９０がＮＯＲゲート８７の出力のパルスＱを計数する。
第７図中のＳＯ，Ｓｌ，Ｓ３はそれぞれカウンタ９０の
“７゛，゜゜ｚ゛，゜“ｆ゛，“゜７゛のカウント出力
を示す。従つて第７図Ｓ３に示すように、ち″〜Ｔｘ＋
Ｔの間には、カウンタ９０の゜゜牙゛端子まて出力が現
われ、ＦＦ８９のＪ端子入力を高レベルにする。Ｔｘ＋
ＴてＲＴＭマルチバイブレータ８８のＱ端子出力Ｒが高
レベルから低レベルへ変化するとこのときにＦＦ８９は
セットされてそのＱ端子出力は第７図中Ｔに示すように
高レベルとなる。一方、ＮＯＲゲート８７の出力パルス
Ｑは反転器９１で反転され、ＦＦ８９のＱ端子出力Ｔと
ともにＮ巾ゲート９２に加えられているので、ＡＮＤゲ
ート９２の出力には第８図Ｑ″の如くＴｘ＋Ｔ以降のＴ
ｌＯｌ″からパルス列Ｑが通過して現われる。９３，９
４は再トリガされない単安定マルチバイブレータで、単
安定マルチバイブレータ９３の出力は第８図中のＵで、
単安定マルチバイブレータ９４の出力はＶで示す通りで
あり、単安定マルチバイブレータ９４は単安定マルチバ
イブレータ９３の出力の立ち下りでトリガし、その出力
のパルス幅を広く選んでパルスＱ″中から第５図中のパ
ルス列Ｇに相当するパルスを除去するように設定してあ
る。

また、第８図において了は波形整形回路７９の出力を反
転器９８で反転したものであり、これは第５図中の記録
用信号Ｊと同位相であるから、第５図Ｆ中のＩのような
パターン信号をフェイズデコードして再生するには第８
図中のＷのような位相で、記録用信号丁をサンプリング
すればよい。

このため、単安定マルチバイブレータ９４のＯ端子出力
を抵抗９５と容量９６とで遅延させたものと、単安定マ
ルチバイブレータ９４のＱ端子出力とをＮＡＮＤゲート
９７に加えることにより、その出力に第８図Ｗのような
サンプリングパルスを得る。これをカウンタ１０３で６
４個計数すると共に、反転器９９で反転してＮＡＮＤゲ
ート１００，１０１へ加える。このサンプリングパルス
Ｗのうちの最初のパルスＷ１が発生する時刻Ｔ。ｌでは
反転器９８の出力即ち反転した記録用信号丁は高レベル
であるからＮＡＮＤゲート１００の出力は低レベルとな
り、一方ＮＡＮＤゲート１０１てはその入力の記録用信
号Ｊが低レベルであるから、出力は高レベルとなり、フ
ェイズデコード用のＦＦｌＯ２のＱ端子出力すなわちパ
ターン信号出力は、第８図中のＸの如くＴ３Ｏｌで高レ
ベルになる。Ｔ３Ｏ２でも同様にしてフェイズデコーダ
の結果のパターン信号Ｘの出力は高レベルになり、また
Ｔ３Ｏ３では記録用信号Ｊ力塙レベルで反転した記録信
号丁が低レベルのため、ＦＦｌＯ２のＱ端子出力のパタ
ーン信号Ｘは低レベルとなる。このようにしてＦＦｌＯ
２のＱ端子出力はもとのパターン信号Ｊと同一になり、
フェイズデコーダによるパターン信号の再生が行なわれ
たことになる。この間、カセットテープレコーダ３にお
けるテープのワウおよびフラツタがあつても、フェイズ
デコーダのためのサンプリングパルスＱ゛がそれに追随
した位相で発生するのでサンプリングパルスＷの約８０
０Ｈｚのパルス間隔すなわち１．２５ｍｓｅｃに対して
数十％以上サンプリングパルスＷの位相が動かない限り
フェイズエンコード時における誤動作は生じす、正確に
パターン信号Ｘを再生することができる。

なおりウンタ１０３は６４ビットだけ計数した後にＦＦ
８９をリセットするので、ＦＦ８９のＯ端子出力でカウ
ンタ１０３もクリアされる。

以降カセットテープレコーダ３からの読み出しに応じて
前述の動作を繰り返えし、主メモリ８へのパターン信号
の書き込みは、前述の如くまず６４ビットのバッファメ
モリ６に低速でフェイズデコーダ５からの１ライン分の
６４ビットのパターン信号１を書き込み、その後パター
ン分離信号１″の期間中にこのバッファメモリ６から４
０９６ビットの主メモリ８へ転送する。

次に第９図，第１０図を用いて前述のアドレスパルスの
１ビット遅延回路７１について述べる。

第９図において抵抗１０４と容量１０５とはＡＮＤゲー
ト２４からの第５図および第１０図中のＮのような１１
８分周出力Ｎを短時間Δｔだけ遅延させる回路で、第１
０図中の時刻Ｔ２Ｏｌ＋ΔｔでＦＦｌＯ６をセットして
、ＦＦｌＯ６のＱ端子出力を第１０図中のＹの如く時刻
Ｔ２Ｏｌ＋Δｔから高レベルとなす。１１８分周出力Ｎ
とＦＦｌＯ６のＱ端子出力ＹとをＡＮＤゲート１０７に
加えているので、その出力は第１０図中にＮ″で示した
ようにＴ．Ｏ２以降から１１８分周出力が現われ、１１
８分周出力Ｎ（７）ＮＯての立下りは列アドレスカウン
タ２３へは伝わらす、ＡＮＤゲート１０７の出力Ｎ″の
ｎ１での立下りが第１番目に伝えられる。

従つてスタティックＲ．ＡＭ２２の列アドレスは１１紛
周出力の１ビット遅れたＴ２Ｏ２で“０００００丁゛と
なる。なおＦＦｌＯ６は毎ラインの６４ビットを計数し
た後にＮＡＮＤゲート２０の出力でリセットされる。次
にスタティックＲＡＭ２２のアドレス指定前の期間には
スタティックＲＡＭ２２の出力を必す零にする回路につ
いて説明する。

第９図において、ＦＦｌＯ８は１１４分周出力Ｍを６ビ
ット計数するカウンタ１８の出力０によつて第１０図Ｚ
のように時刻しでリセットされるので、パターン分離信
号１″の期間が終わつて第４図中のＦＦｌ９がリセット
されると同時にＦＦｌＯ８のＱ端子出力は低レベルにな
り、ＡＮＤゲート１０９の出力を低レベルにして、スタ
ティックＲＡＭ２２からの出力を遮断する。従つて、Ａ
ＮＤゲート４０の出力も低レベルとなる。その後時亥！
１ｔ２０１において、２４からの１１８分周出力Ｎ（７
）ＮＯでの立下りで１０８がセットされてそのＱ端子出
力Ｚが高レベルとなつてＡＮＤゲート１０９が導通し、
以降はスタティックＲＡＭ２２からのパターン信号１の
出力を通過させる。すなわちＴ２〜Ｔ２Ｏｌの間はスタ
ティックＲＡｒ！４２２のパターン信号１の出力とは無
関係に、ＡＮＤゲート４０の出力は低レベルとなり、第
５図中のＩのようなパターン信号出力波形をＡＮＤゲー
ト４０の出力として得ることがてきる。又、このように
してカセットテープレコーダ３に記録再生するようにし
ているので第８図中のＵ，■に示すように、記録用信号
Ｊ，丁中のパターン分離信号１″の後の最初の信号極性
の変化は、必ずフェイズエンコード時の第５図Ｇのよう
なパルス列中のパルスの位相であるから、これを位相基
準にしてフェイズデコードの際の各パルスの位相を正確
に同期させることができる。さて、次にパターン分離信
号１″の長さを、その．後に続いて発生される情報信号
が番組識別用等のコード信号であるかパターン信号であ
るかによつて変えるようにして、その両者を判別する回
路について第１１図，第１２図とともに説明する。

なお、ここで、コード信号に付される分離信号１″をコ
ード分離信号と称し、分割パターン信号に付される分離
信号をパターン分離信号と称する。第１１図に示したフ
ェイズデコーダ回路は第６図のフェイズデコーダ回路の
一部を変更したもので同一の部分には同一符号を付して
説明を省略し、その動作を第１２図の波形図と共に説明
する。第１１図において０Ｒゲート１１０を除いて考え
ると、第６図中と同一符号の部分の動作は前述の通りで
ある。ここで第１２図に示すように、フェイズエンコー
ドされた信号におけるコード分離信号１″の期間を上述
のζ″〜Ｔｘまでより長くしてＴｙまて持続させること
とすると、カウンタ９０の゜“７゛端子出力Ｓ４までが
高レベルになり、ＦＦｌｌｌのＪ端子入力が高レベルに
なり逆にＦＦ８９のＪ端子入力が低レベルになる。

このカウンタ９０の６６２３′５端子出力Ｓ３が再び高
レベルなるまでの低レベルの間に即ち第１２図中てのた
とえばＴ，でコード分離信号１″を終了させると時刻Ｔ
ｙ＋Ｔで、ＲＴＭ８８のＱ端子出力Ｒは高レベルから低
レベルに変化する。このＱ端子出力Ｒとこれを抵抗１１
２と容量１１３からなる遅延回路とて遅延させたものと
をＡＮＤゲート１１４に加えることによりＦＦ８８のＱ
端子出力Ｒが高レベルから低レベルに変化する時に第１
２図中のａのように細い正方向のパルスを発生させ、こ
のパルスａの立下りでＦＦｌｌｌをセットすると、ＦＦ
ｌｌｌのＱ端子出力は第１２図中のｂのように高レベル
になる。一方、このときにはＦＦ８９はＪ端子入力Ｓ３
がＴ，＋Ｔで低レベルのためセットされない。従つて、
０Ｒゲート１１０の出力はＦＦｌｌＯのＱ端子出力ａに
より時刻Ｔ，＋Ｔから高レベルになつてＡＮＤゲート９
２を導通させ、その後１６ビットの間だけパルス列Ｏを
通過させて上述のパターン信号の場合と同様にコード信
号をフェイズデコードする。一方、１６ビットで構成さ
れているコード信号の期間を検出するカウンタ１１５の
クリア端子にはＦＦｌｌｌのｎ端子出力■を加えている
ので、カウンタ１１５はコード分離信号１″の終つた後
の時刻Ｔ，＋Ｔからカウント可能になり、コード信号の
１６ビット期間をカウントしてその後カウンタ１１５を
リセットし、コード信号のフェイスデコードを終了する
。又、パターン分離信号が短くてＴｘで終る時には６４
ビットのカウンタ１０３が動作して１ライン分のパター
ン信号の期間を検出するのは前述の第６図の通りてある
。このコード信号のフェイズデコードの際、ＦＦｌＯ２
のフェイズデコードしたコード信号の出力は、ＡＮＤゲ
ート１１６を介して１６ビットのコード信号メモリ１１
７へ加え、コード判別回路１１８で、コード信号の内容
を判別して番組識別等を行なう。

パターン分離信号ｊ″が短かくてパターン信号が続く場
合には、ＡＮＤゲート１１９が導通して６４ビットのパ
ターン信号速度変換用のバッファメモリ６へＦＦｌＯ２
のフェイズデコードしたパターン信号出力を書き込む。
なお前述の如く、パターンもしくはコード分離信号１″
のすぐ後に、信号以外の区間があつて、１ビット遅延す
る必要のある場合にはカウンタ１０３，１１５でそれぞ
れ１ビットづつ多くカウントすればよい。

このようにすればサンプリングパルスＱが１〜２ビット
増減しても誤動作をしないことは、第７図および第１２
図から明らかに理解される。このときにはバッファメモ
リ６或はコード信号メモリ１１７の容量よりもＡＮＤゲ
ート９７からの出力のサンプリングパルスの数が多くな
つて両メモリ６，１１７はそれだけ余分にクロックされ
るが、入力の最初の無信号部分がメモリ６，１１７から
押し出されるので、最終的には必要なパターン信号ある
いはコード信号のみ６，１１７内に書き込まれることに
なる。以上により、パターン信号を低速度でバッファメ
モリ６に書き込むことができる。

次に、このバッファメモリ６に書き込んだパターン信号
をパターン１枚分の容量をもつ主メモリ８に転送する手
段について説明する。

この転送については上述の説明からも明らかなように、
バッファメモリ６への書き込みが行なわれていない期間
中に行なわなければならないので、パターン分離信号の
期間中に転送を行なうこととし、さらに、陰極線管の走
査に同期して高速動作を行なつている主メモリ８にもタ
イミングをあわせて所定の記録位置に転送して書き込む
ようにしなければならないので、その垂直帰線期間中に
転送を行なうようにしている。以下、その詳細について
説明する。

上述のように、パターン分離信号１″の部分は、基本発
振周波数を１１４分周した８００Ｈｚの信号Ｍの１周期
τ１の整数倍の長さであり、第７図中の記録用信号Ｊに
おけるパターン分離信号１″では５γ１，第１２図中の
記録用信号Ｊにおけるコード信号用のコード分離信号１
″では９τ１である。一方テレビジョンの陰極線管ＣＲ
Ｔの垂直周期すなわち１フィールド周期は約１６．７ｍ
ｓｅｃでありこれは約１３．４τ１に相当する長さであ
るから、パターン分離信号１″の長さをパターン信号用
のパターン分離信号１″において１４γ１ （＝１７．
５ｍｓｅｃ）以上の長さにしておくことによつてその期
間中に必ず垂直帰線期間が含ま・れるようにすることが
でき、このパターン分離信号１″の期間中の垂直帰線期
間にバッファメモリ６から主メモリ８へパターン信号の
転送を行なうことができる。具体的には、例えば第１３
図に示すように記録・信号Ｊ中のコード信号用のコード
分離信号１″を１１４分周信号Ｍの５周期で、パターン
信号用のパターン分離信号１″を１１４分周信号Ｍの１
６周期て構成すると１６τ１ （＝２０ｒＴ１ＳｅＣ）
の期間を転送に使用することができる。

第１３図中のＶｓはテレビジノヨンの陰極線管ＣＲＴに
加えられるパターン表示の映像信号を示し、約２０Ｈ期
間に亘つて無信号となる垂直帰線期間■ＢＬは必す上記
の１６τ１のパターン分離信号１″中に１回以上含まれ
る。従つて、この垂直帰線期間ＶＢＬ中にパターン信号
をバッファメモリ６から、主メモリ８へ転送すればよい
。このような動作を行なうための回路構成とその動作を
第１１〜第１４図とともに説明する。

この装置ては、まず第１１図のＦＦ８９のＪ端子入力と
してカウンタ９０の゛゜７゛端子出力Ｓ５を加えてパタ
ーン分離信号１″の判別を行なうようにしている。すな
わち、第１３図に示す記録用信号Ｊにおいては、コード
信号の前のコード分離信号１″は５τ１の長さにしてい
るから前述の如くカウンタ９０の゜“７゛端子出？４が
高レベルである間のＴ，までで終り、６４ビットのパタ
ーン信号の前のパターン分離信号１゛は１６γ１の長さ
にしているから９０の゜“７゛端子出力Ｓ５が高レベル
の間のＴｘで終り、前述と全く同様にしてコード信号と
パターン信号との判別が行なわれる。次に、パターン信
号１の期間を検出する６４ビットのカウンタ１０３は第
６図中のそれと同一で、その出力は前述のようにＴ。

の少し前に高レベルから低レベルに変化してＦＦｌ２Ｏ
をセットする。従つて、ＦＦｌ２ＯのＱ端子出力はＴ。
では高レベルに、Ｏ端子出力は低レベルになつており、
これによりパターン信号の供給されるＡＮＤゲート１２
１が遮断されバッファメモリ６の循環用のＡＮＤゲート
１２２が導通する。このときＡＮＤゲート１１９により
第１１図の如くフェイズデコード用のＦＦｌＯ２でフェ
イズデコードしたパターン信号出力をその存在する間の
み出力するようにしている場合には、第１４図中のＡＮ
Ｄゲート１２１，１２２および０Ｒゲート１２３を省き
、Ｎ．ＡＮＤゲート１１９の出力をバッファメモリ６の
入力端子へ直接加えても差支えない。バッファメモリ６
に蓄えられた６４ビットの１ライン分のパターン信号は
Ｔ。

以降に転送される。反転器９９からのサンプリングパル
ス出力はｔよス降．はＦＦｌ２Ｏのη出力によつてＡＮ
Ｄゲート１２４を遮断することによりバッファメモリ６
への供給を停止しているのて、バッファメモリ６はＡＮ
Ｄゲート１２５のクロックパルス出力がＮＯＲゲート１
２６を介して加えられることでクロックされ・る。ＡＮ
Ｄゲート１２７はち以降ではＦＦｌ２ＯのＱ端子出力て
導通可能となり、同期盤７からの垂直ドライブパルスＶ
Ｄ又は垂直帰線期間中高レベルになるパルスの期間に導
通してその出力が高レベルになり、この期間ＡＮＤゲー
ト１２５が導通する。一方、１２８は垂直帰線期間中も
含めて毎水平走査期間に１Ｈ当り６４ビットづつのメイ
ンクロックを発生するメインクロック発生回路である。
このメインクロックはＡＮＤゲート１２５に加えている
ので第１３図の中の垂直帰線期間ＶＢＬ中の最初の第１
Ｈ目に６４ビットのメインクロックがＡＮＤゲート１２
５およびＮＯＲゲート１１５を介してバッファメモリ６
へ供給され、かつ主ｊメモリ８への書き込み時の列アド
レスを指定する２進６桁の書き込み列アドレスカウンタ
１２９へも反転器１３０を介して供給されてバッファメ
モリ６からのパターン信号の読み出しタイミングに同期
して主メモリ８における主体をなす４０９６ビットのメ
モリ回路１３１の書き込み列アドレスが指定される。こ
れにより、バッファメモリ６からのパターン信号はメモ
リ回路１３１の１ライン分の６４ビットのメモリ位置に
書き込まれる。１ライン分のパターン信号の転送が終了
すると第６４ビット目て書き込み列アドレスカウンタ１
２９の最高位桁のＡ５端子出力が高レベルから低レベル
に変化するのでこの変化を１ライン終了検出回路１３２
て検出して、ＦＦｌ２Ｏをリセットする。

一方、書き込み列アドレスカウンタ１２９の最高位桁の
この出力変化は主メモリ８のメモリ回路１３１の書き込
み行を指定する２進６桁の書き込み行アドレスカウンタ
１３３へ加えられる。即ちメインクロックの６４ビット
毎に書き込み行アドレスカウンタ１３３の行アドレス出
力は１ビットづつ増加して指定する書き込み行を変化す
る。これを６４回くり返して１枚のパターン分のパター
ン信号の全ての書き込みを終了する４０９６ビット目で
は、書き込み列・行アドレスカウンタ１２９，１３３は
ともに全アドレス出力端子が零となつて、パターン信号
の書き込みが終了する。このようにして、高速で主メモ
リ８へのパターン信号の転送が行なわれる。なお第１３
図の如くパターン分離信号１″の期間中垂直帰線期間が
２回以上現われていても、カウンタ１０３の出力はパタ
ーン分離信号１″の期間中には発生しないからカウンタ
１０３からＦＦｌ２Ｏへのセットパルスは１回しか発生
せず、必ず第１回目の垂直帰線期間中の１Ｈ期間にのみ
パターン信号が転送されることになる。

次に、この主メモリ８のメモリ回路１３１からパターン
信号を読み出す部分について説明すると、読み出し列・
行アドレスカウンタ１３４，１３５は書き込み列・行ア
ドレスカウンタ１２９，１３３と全く同様の構成で、毎
フィールド毎に１回づつメモリ回路１３１の４０９６ビ
ットのアドレスを一巡するように指定してパターン信号
を陰極線管ＣＲＴの走査に同期して読み出すようにして
いる。

ただし、アドレスの指定態様として、毎Ｈ当り列アドレ
スを６４ビットづつクロックしつつ１Ｈ毎に指定行を１
行づつ変化させて６４Ｈ期間だけアドレス指定し、この
６４Ｈ期間にパターンを表示するようにするか、あるい
は毎Ｈでの列アドレスの６４ビットのクロック速度を遅
くし、かつ、行アドレスにおいては？〜４Ｈ期間毎に行
アドレスを１行づつ変化させるようにしてその州〜４Ｈ
期間はメモリ回路１３１の同一の行の６４ビットのパタ
ーン信号をくり返し読み出すようにして２倍〜４倍に拡
大したパターンを表示するようにするかは設計により決
定すればよい。なお、ＡＮＤゲート１２７の出力をメモ
リ回路１３１のモード切換端子に加え、書き込み動作モ
ードと読み出し動作モードとを切換えるようにしている
。このようにして、主メモリ８から読み出したパターン
信号出力は映像信号となつているので、混合回路９て同
期信号と混合して出力することにより、陰極線管ＣＲＴ
上にパターンを表示することができることになる。

以上詳述したように、本発明によれば、伝送すべきパタ
ーンのパターン信号が時間的に分割されかつそれぞれの
分割パターン信号の前に所定長さで一定レベルのパター
ン分離信号が挿入されているとともに、このパターン伝
送用の１枚分の分割パターン信号とパターン分離信号の
全体の前にコード信号が挿入されかつその前に前記のパ
ターン分離信号とは長さの異なる所定長さで一定レベル
のコード分離信号が挿入されている信号を用い、このパ
ターン分離信号およびコード分離信号とパターン信号お
よびコード信号とをそれぞれ異なる周波数でフェイズエ
ンコードするフェイズエンコーダと、このフェイズエン
コードされた信号を振幅変調する手段と、この振幅変調
信号を伝送するオーディオ用カセットテープレコーダ等
の伝送手段と、その伝送された振幅変調信号を振幅検波
する手段と、振幅検波された信号をフェイズデコードす
るフェイズデコーダと、パターン分離信号とコード分離
信号とをそれらの長さを検出することにより判別する手
段と、その判別出力に応じ、分割パターン信号を受信し
た都度バッファメモリに書き込む手段と、このバッファ
メモリに書き込まれた分割パターン信号をパターン分離
信号の伝送期間中にバッファメモリから少なくともパタ
ーン１枚分の記憶容量を有する主メモリに転送して所定
のメモリ位置に書き込む手段と、パターンをテレビジョ
ン画面上に映出できるように主メモリからパターン信号
をテレビジョン信号に同期して高速で読み出す手段とを
備えたものである。

これにより、パターン信号をオーディオ用カセットテー
プレコーダにテレビジョン信号との同期関係とは無関係
に連続的に記録しておき、その後にこのカセットテープ
レコーダから読み出して主メモリに書き込むような場合
においてもパターン信号の主メモリへの書き込み位置を
第１のパターン分離信号で正確に制御することができて
正確なパターン表示を行なうことができ、しかもコード
信号とパターン信号とを容易に区別することができるた
めに受信側の制御も正確に行なうことができるものであ
る。また、このためにオーディオ用カセットテープレコ
ーダのような簡易な記録手段にもパターン分離信号とコ
ード信号および分割パターン信号を連続的に効率よく記
憶しておくこともできる効果がある。さらに、上記の第
１のパターン分離信号の長さ”をテレビジョン信号の１
フィールド期間以上の長さとし、上記の主メモリをテレ
ビジョン信号の同期信号に同期して駆動するとともに、
第１のパターン分離信号の期間中の上記テレビジョン信
号の垂直帰線期間中にバッファメモリから主メモリに−
分割パターン信号を転送するようにしたので、この場合
にはさらにテレビジョン受像機の陰極線管上にパターン
を簡易に表示することができ、また、主メモリへの分割
パターン信号の転送期間と垂直帰線期間とを一致させる
ことでこの転送時にノ主メモリの出力側にブランキング
をかけなくても陰極線管上に雑音画像が発生するような
恐れをなくして簡単に高品質の表示を行なうことができ
るものてある。

【図面の簡単な説明】

第１図は本発明の一実施例におけるパターン伝送装置の
基本的な構成を示すブロック線図、第２図Ａ，Ｂ，Ｃ，
Ｄ，Ｅ，Ｆおよび第３図Ｇ，Ｈ，ｌ，Ｊ，Ｋは同装置の
動作を説明するための各部の波形図、第４図は同装置の
パターン発生器回路、フェイズエンコーダおよびＡＭ変
調回路の部分の詳細な回路図、第５図Ｌ，Ｍ，Ｎ，Ｏ，
Ｉ，Ｈ，Ｇ，Ｊ，Ｐは第４図の回路の動作を説明するた
めの各部の波形図、第６図は同装置のフェイズデコーダ
の部分の詳細な回路図、第７図Ｐ，丁，Ｊ９Ｑｌ９Ｑ２
９Ｑ９Ｒ９ＳＯ９Ｓｌ９Ｓ２９Ｓ３９Ｔおよび第８図丁
，Ｔ，Ｑ″，Ｕ，ｖ，ｗ，ｘは第６図の回路の動作を説
明するための各部の波形図、第９図は同装置の１ビット
遅延回路の部分の詳細な回路図、第１０図０，Ｎ，Ｙ，
Ｎ″，Ｚは第９図の回路の動作を説明するための各部の
回路図、第１１図は同装置の他の実施例のフェイズデコ
ーダの部分の詳細な回路図、第１２図Ｊ，Ｑ，ＳＯ，ｓ
ｌ，ｓ２，ｓ３，ｓ４，Ｒ，ａ，ｂは第１１図の回路の
動作を説明するための回路図、第１３図Ｊ，Ｑ，ＳＯ９
Ｓｌ９Ｓ２９Ｓ３９Ｓ４９Ｓ５９ＶＳは同装置の主メモ
リへの転送回路の部分の動作を説明するための各部の波
形図、第１４図は同装置の主メモリおよび転送回路の部
分の詳細な回路図である。 １・ ・・パターン発生器、２・ ・・低速読み出
し回路、３・・ ・・オーディオ用カセットテープレコ
ーダ、４・ ・ＡＭ検波回路、５ フェイ
ズデコーダ、６●● ●●バッファメモリ、７●
●同期盤、８・ ・・主メモリ、９・ ・混合回
。 路、１０ＲＦ変調回路、１１● ●●テレビジョン受
像機。

Claims (1)

1. 【特許請求の範囲】 １ 伝送すべきパターンのパターン信号が時間的に分割
   されかつそれぞれの分割パターン信号の前に所定長さで
   一定レベルのパターン分離信号が挿入されているととも
   に、上記パターン伝送用の１枚分の分割パターン信号と
   パターン分離信号の全体の前にコード信号が挿入されか
   つその前に上記パターン分離信号とは長さの異なる所定
   長さで一定レベルのコード分離信号が挿入されている信
   号を用い、上記パターン分離信号およびコード分離信号
   と上記パターン信号およびコード信号とをそれぞれ異な
   る周波数でフェイズエンコードするフェイズエンコーダ
   と、上記フェイズエンコードされた信号を振幅変調する
   手段と、上記振幅変調信号を伝送するオーディオ用カセ
   ットテープレコーダ等の伝送手段と、上記伝送された振
   幅変調信号を振幅検波する手段と、上記振幅検波された
   信号をフエイズデコードするフェイズデコーダと、上記
   パターン分離信号とコード分離信号とをそれらの長さを
   検出することにより判別する手段と、その判別出力に応
   じ、上記分割パターン信号を受信した都度バッファメモ
   リに書き込む手段と、上記バッファメモリに書き込まれ
   た分割パターン信号を上記パターン分離信号の伝送期間
   中に上記バッファメモリから少なくともパターン１枚分
   の記憶容量を有する主メモリに転送して所定のメモリ位
   置に書き込む手段と、上記パターンをテレビジョン画面
   上に映出できるように上記主メモリから上記パターン信
   号をテレビジョン信号に同期して高速で読み出す手段と
   を備えたパターン伝送装置。 ２ フェイズエンコードされる信号におけるパターン分
   離信号の長さをテレビジョン信号の１フィールド期間以
   上の長さとし、主メモリを上記テレビジョン信号の同期
   信号に同期して駆動するとともに、上記パターン分離信
   号の伝送期間中でかつ上記テレビジョン信号の垂直同期
   信号期間中に、バッファメモリから上記主メモリに分割
   パターン信号を転送するようにした特許請求の範囲第１
   項記載のパターン伝送装置。