JPH0235554A - バス回路 - Google Patents
バス回路Info
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- JPH0235554A JPH0235554A JP18573788A JP18573788A JPH0235554A JP H0235554 A JPH0235554 A JP H0235554A JP 18573788 A JP18573788 A JP 18573788A JP 18573788 A JP18573788 A JP 18573788A JP H0235554 A JPH0235554 A JP H0235554A
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- Japan
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- circuit
- output
- bus
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Links
- 230000010365 information processing Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000006378 damage Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明はバスラインに直結された回路間の出力の衝突を
防止したバス回路に関し、 前記バス回路毎に衝突する出力を未然に検知して出力を
オフすることを目的とし、 情報処理システムのバスラインに直結された各ＬＳＩ等
に含まれる複数バス回路において、各複数バス回路にそ
の出力回路の入力信号シよびバスラインからの入力信号
の不一＆を検出する手段と、 不一致の場合前記出力回路をオフとする手段とを設けた
構成とする。
防止したバス回路に関し、 前記バス回路毎に衝突する出力を未然に検知して出力を
オフすることを目的とし、 情報処理システムのバスラインに直結された各ＬＳＩ等
に含まれる複数バス回路において、各複数バス回路にそ
の出力回路の入力信号シよびバスラインからの入力信号
の不一＆を検出する手段と、 不一致の場合前記出力回路をオフとする手段とを設けた
構成とする。
本発明はバスラインに直結された回路間の出力の衝突を
防止したバス回路に関するものである。
防止したバス回路に関するものである。
近年、第４図（ａ）に示すように、複数のＩ、ＳＩに含
まれる各出力回路の出力をバスに直結する方式が多用さ
れ、回路素子数の低減による小形化、低価格化が図られ
る。すなわち、ＬＳ Ｉ （１） １１内のそれぞれ出
力回路１１と入力回路１２よ構成るバス回Ｗｒ １０１
＋ １０ｚ、 １０３ オヨびＬＳ Ｉ （１１） １
ｚ内のバＸａ路１０４等がバスライン３に直結されてい
る。なお、バスライン３は常時Ｖｃａに接続されたプル
アップ抵抗Ｒｐによ）所定レベルに保持され、バスライ
ン３に対するＬＳＩの活性保守が有効に行なわれる。
まれる各出力回路の出力をバスに直結する方式が多用さ
れ、回路素子数の低減による小形化、低価格化が図られ
る。すなわち、ＬＳ Ｉ （１） １１内のそれぞれ出
力回路１１と入力回路１２よ構成るバス回Ｗｒ １０１
＋ １０ｚ、 １０３ オヨびＬＳ Ｉ （１１） １
ｚ内のバＸａ路１０４等がバスライン３に直結されてい
る。なお、バスライン３は常時Ｖｃａに接続されたプル
アップ抵抗Ｒｐによ）所定レベルに保持され、バスライ
ン３に対するＬＳＩの活性保守が有効に行なわれる。
最近、ＬＳＩの開発によシ直結されるバス回路数が増大
するにつれ、また各出力回路の駆動能力も増大されてい
るため、バス回路の出力衝突が往々にして発生し、ＬＳ
Ｉの破壊や劣化？引起す事故が問題となってきた。
するにつれ、また各出力回路の駆動能力も増大されてい
るため、バス回路の出力衝突が往々にして発生し、ＬＳ
Ｉの破壊や劣化？引起す事故が問題となってきた。
バス回路の出力衝突について説明すると、同図（ａ）の
バス構成において、各バス回路１０の出力回路１１０入
力信号Ａ、制御信号Ｃ９出力Ｘの関係は、同図（ｂ）
、 （ｃ：）バス回路の構成と真理値のとおシである。
バス構成において、各バス回路１０の出力回路１１０入
力信号Ａ、制御信号Ｃ９出力Ｘの関係は、同図（ｂ）
、 （ｃ：）バス回路の構成と真理値のとおシである。
すなわち、Ｃ＝１のとき、出力回路（ハ）の入力ＡＫ拘
らず出力がＺ （Ｈｓインビーダｙス）となる。
らず出力がＺ （Ｈｓインビーダｙス）となる。
Ｃ＝００場合はＭはイネーブルとなシＡの信号がＸに伝
わる。このバス回路群が同図（Ｇ）のバスライン３に接
続された場合、あるバス回路が”Ｈ″の出力を出してい
るにも拘らず、残〕の何れかあるいは全てが、同図（ｄ
）に示すように“Ｌ”の出力を出し【いる場合は出力衝
突を発生し、過大電流が発生してＬＳＩの破壊や劣化を
起すことになる。
わる。このバス回路群が同図（Ｇ）のバスライン３に接
続された場合、あるバス回路が”Ｈ″の出力を出してい
るにも拘らず、残〕の何れかあるいは全てが、同図（ｄ
）に示すように“Ｌ”の出力を出し【いる場合は出力衝
突を発生し、過大電流が発生してＬＳＩの破壊や劣化を
起すことになる。
本発明者はこの真理値の特性を利用しバス回路毎に出力
回路の両側の出力の不一致を検知して、この出力回路を
オフとするように制御することを考えた。
回路の両側の出力の不一致を検知して、この出力回路を
オフとするように制御することを考えた。
本発明の目的は、バス回路毎に衝突する出力を未然に検
知して出力をオフとすることにある。
知して出力をオフとすることにある。
前記目的を達成するため、本発明においては、情報処理
システムのバスライ／に直結された各ＬＳＩ等に含まれ
る複数バス回路において、各複数バス回路にその出力回
路の入力信号およびバスラインからの入力信号の不一致
を検出する手段と、 不一致の場合前記出力回路をオフとする手段とを設けた
構成とする。
システムのバスライ／に直結された各ＬＳＩ等に含まれ
る複数バス回路において、各複数バス回路にその出力回
路の入力信号およびバスラインからの入力信号の不一致
を検出する手段と、 不一致の場合前記出力回路をオフとする手段とを設けた
構成とする。
第１図の原理説明図に示すように、出力画！８１１の入
力＠Ａ傷信号バスツイン３ ｊＪＲ（ＤＸ信号とが不一
致の場合をＥＸＮＯＲ回路１３によシ検出し、この出力
を衝突防止信号Ｃとして出力回路１１をオフとし出力を
阻止し、従って衝突を阻止することができる。
力＠Ａ傷信号バスツイン３ ｊＪＲ（ＤＸ信号とが不一
致の場合をＥＸＮＯＲ回路１３によシ検出し、この出力
を衝突防止信号Ｃとして出力回路１１をオフとし出力を
阻止し、従って衝突を阻止することができる。
第２図（ａ） 、 （ｂ）は本発明の実施例の構成説明
図であ夛、同図（ＣＩ）は第３図（６）と同じ一方向性
の出力回路の場合を示す。
図であ夛、同図（ＣＩ）は第３図（６）と同じ一方向性
の出力回路の場合を示す。
同図（ｂ）において、出力回路（Ｍｌ）１１のバスライ
ン３側の信号とともに、入力信号人から分岐させ入力位
相差調整用ゲート１５を介してＥＸＮＯＲ回路（Ｍ２）
１３に入れ、両人力が不一致の時、その出力とＣ信号を
ＮＯＴ回路１６を介した出力とともＩｃＮＡＮＤ回路１
４に入れ、その出力で出力回路（Ｍｌ）１１を反転制御
する。
ン３側の信号とともに、入力信号人から分岐させ入力位
相差調整用ゲート１５を介してＥＸＮＯＲ回路（Ｍ２）
１３に入れ、両人力が不一致の時、その出力とＣ信号を
ＮＯＴ回路１６を介した出力とともＩｃＮＡＮＤ回路１
４に入れ、その出力で出力回路（Ｍｌ）１１を反転制御
する。
このようにして、正規の場合は、第３図（Ｃ）に示した
真理値のとおシとし、かつ衝突信号が検出されると出力
回路１１をオフして衝突を未然に防止することができる
。
真理値のとおシとし、かつ衝突信号が検出されると出力
回路１１をオフして衝突を未然に防止することができる
。
第３図（α） 、 （６）は本発明の他の実施例の構成
説明図であシ、同図（α）は第３図（→に例示した双方
向性の出力回路の場合を示す。
説明図であシ、同図（α）は第３図（→に例示した双方
向性の出力回路の場合を示す。
同図（６）が第２図（ｂ）と異なる点は、出力回路（Ｍ
ｌ）１１のバスライン６１＃の信号を入力回路（Ｍ２）
１２を介した点から取出し、ＥＸＮＯＲ回路１３の一
方の入力としたことであシ、他の構成は第２図（６）と
全く同じである。その動作も全く同様である。
ｌ）１１のバスライン６１＃の信号を入力回路（Ｍ２）
１２を介した点から取出し、ＥＸＮＯＲ回路１３の一
方の入力としたことであシ、他の構成は第２図（６）と
全く同じである。その動作も全く同様である。
以上説明したように、本発明によれば、バスラインに直
結された複数バス回路で、その出力回路の入力信号およ
びバスラインからの入力信号の不一致を検出し、該出力
回路をオフとするものである。これによシ、出力回路か
ら出力が阻止されバスライン上の信号と衝突することを
未然に防止することが可能となう、ＬＳＩの破壊や劣化
の防止に役立つところが大きい。
結された複数バス回路で、その出力回路の入力信号およ
びバスラインからの入力信号の不一致を検出し、該出力
回路をオフとするものである。これによシ、出力回路か
ら出力が阻止されバスライン上の信号と衝突することを
未然に防止することが可能となう、ＬＳＩの破壊や劣化
の防止に役立つところが大きい。
第１図は本発明の原理説明図、第２図（α） 、 （ｂ
）は実施例の構成説明図、第３図（ｃＬ） 、 （ｂ）
は他の実施例の構成説明図、Ｍ４図（αン〜（力は従来
技術の説明図であシ、図中、１１．１２はＬＳＩ、２は
プルアップ抵抗、６はバスライン、１０はバス回路、１
１は出力回路、１２は入力回路、１３はＥＸＮＯＲ回路
、１４はＮＡＮＤ回路、１５はゲート、１６はＮＯＴ回
路を示す。
）は実施例の構成説明図、第３図（ｃＬ） 、 （ｂ）
は他の実施例の構成説明図、Ｍ４図（αン〜（力は従来
技術の説明図であシ、図中、１１．１２はＬＳＩ、２は
プルアップ抵抗、６はバスライン、１０はバス回路、１
１は出力回路、１２は入力回路、１３はＥＸＮＯＲ回路
、１４はＮＡＮＤ回路、１５はゲート、１６はＮＯＴ回
路を示す。
Claims (1)
- 【特許請求の範囲】 情報処理システムのバスラインに直結された各ＬＳＩ等
に含まれる複数バス回路において、各複数バス回路にそ
の出力回路の入力信号およびバスラインからの入力信号
の不一致を検出する手段と、 不一致の場合前記出力回路をオフとする手段とを設けた
ことを特徴とするバス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18573788A JPH0235554A (ja) | 1988-07-26 | 1988-07-26 | バス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18573788A JPH0235554A (ja) | 1988-07-26 | 1988-07-26 | バス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0235554A true JPH0235554A (ja) | 1990-02-06 |
Family
ID=16175979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18573788A Pending JPH0235554A (ja) | 1988-07-26 | 1988-07-26 | バス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0235554A (ja) |
-
1988
- 1988-07-26 JP JP18573788A patent/JPH0235554A/ja active Pending
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