JPH02203494A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 複数ビットのデータ幅を持ち、出力が論理“°０゛′論
理“１”及びハイインピーダンス状態となるメモリ素子
で構成されるメモリ装置に関し、高速化により発生ずる
クロストークによるノイズを、高速性を犠牲にせず減少
させることを目的とし、 メモリ素子からの出力信号線の半数を抵抗を介して低い
電位に接続し、他の半数を抵抗を介して高い電位に接続
して、出力がハイインピーダンス状態の時に、出力信号
線の半数が論理“０°゛の状態に、他の半数が論理“１
゛の状態となるように構成する。

〔産業上の利用分野〕

本発明は、複数ビットのデータ幅を持ち、出力が論理“
°０”、論理°“１゛°及びハイインピーダンス状態と
なるメモリ素子で構成されるメモリ装置に関する。

近年のコンピュータ、特にパーソナルコンピュータは、
ＣＰＵ　（中央処理装置）チップの高速化に伴い、周辺
回路、特にメモリ装置が高速化してきている。このため
、メモリ装置にはデータバッファ等に高速な素子を使用
せざるを得な（なっている。しかし、そのような素子に
おける高速な信号の切り変わりにより、クロストークと
いう現象が発生して、信号線にノイズが乗り、装置の誤
動作を招いている。クロストークは、メモリのデータ信
号のように、多数の信号線が同一方向に同時に切り換わ
る場合に、他の信号線に影響してノイズが著しくあられ
れるものであり、これらの信号線に対する効果的な対策
が重要となっている。

〔従来の技術〕

従来のメモリ装置においては、もともとそれはどの高速
性が要求されていなかったため、まれに一部に高速な素
子を使用した場合でも、配線のルートを変更する方法に
よってクロスト−りを抑えることができた。また、場合
によっては発生源の信号線に直列にダビング抵抗を挿入
して、変化点を滑らかにする方法により、発生ずるノイ
ズを小さくしていた。

〔発明が解決しようとする課題〕

しかしながら、上記従来の技術における前者の方法は、
高速化とともにデータ幅も大きくなっている現状では、
データ線が多くなり配線の引き回しも限界になって対応
ができなくなっている。また、後者の方法では、変化速
度を遅くしてノイズを小さくするため、高速性を犠牲に
せざるを得なく、両者とも高速化により発生するクロス
トークに対して有効な対策となるものとはなっていなか
った。

本発明は、このような課題に鑑みて創案されたもので、
高速化により発生するクロストークによるノイズを、高
速性を犠牲にせず減少させることのできるメモリ装置を
提供することを目的としている。

〔課題を解決するための手段〕

上記目的を達成するための本発明における手段は、第１
図の本発明の原理説明図に示すように、出力が論理゛１
”′、論理“０”及びハイインピーダンス状態となるメ
モリ素子１からなるメモリ装置において、メモリ素子１
からの出力信号線ａ〜ｈの半数を抵抗４を介して低い電
位２に接続し、他の半数を抵抗５を介して高い電位３に
接続して、出力がハイインピーダンス状態の時に、出力
信号線の半数が論理“０′″の状態に、他の半数が論理
“１”の状態となるようにしたメモリ装置である。

なお、第１図において、６はバッファでありメモリ素子
１の出力の駆動能力を大きくするものである。

〔作用〕

第１図に示すように、通常、メモリ素子１の出力にはバ
ッファ６が介装され、出力の駆動能力を高めてＣＰＵな
どの他の回路にデータが送出されている。メモリ装置の
高速化には、当然そのバッファ６も高速な素子が使用さ
れる。現状ではバッファ６の出力の切り変わりの速度が
メモリ素子１よりも高速化されている。従って、ノイズ
の発生は、バッファ６の出力による影響が大きくなって
いる。

本発明では、第１図に示すように、メモリ素子１の出力
信号線ａ　−ｈの半数を、抵抗４を介して低い電位２に
接続する、いわゆるプルダウンをして、他の半数を抵抗
５を介して高い電位３に接続する、いわゆるプルアップ
をすることにより、出力の切り変わりによる影響を緩和
しようとするものである。すなわち、メモリリードが開
始されると、メモリ素子工からの出力が確定する前に、
まずバッファ６が開き、プルダウン及びプルアップによ
る過渡データがバッファ６から出力される。

この後メモリ素子１からの出力が確定すると過渡データ
に代ってメモリデータがバッファ６から出力されるよう
にしている。

第２図は、第１図において、メモリリード信号Ｓにより
出力されるメモリ素子ｌの出力データが全て論理“１”
である場合の、メモリ素子１及びバッファ６のそれぞれ
の出力信号線の変化を示すタイムチャートである。信号
線の変化点は、バッファ６が開かれる第一のタイミング
と、メモリ素子１からのデータに代る第二のタイミング
があり、最下段に示すようにノイズはこの２箇所で発生
する。

第２図に示すように、メモリリード信号Ｓがアクティブ
（Ｈｉｇｈ）になった時点では、メモリ素子１からはま
だデータは出力されず、ハイインピーダンス状態になっ
ている。従って、出力信号線ａ〜ｈの状態はａ、Ｃ，ｅ
、ｇがＨｉｇｈ　（論理”　１　”　）となっていて、
ｂ、　　ｄ、　　ｆ、　　ｈがＬｏｗ（論理“０′°）
となっている。一方、バッファ６はメモリリード信号Ｓ
がアクティブとなることにより、ゲートが開かれてメモ
リ素子１の出力信号線ａ　−ｈの状態が出力される。こ
の時バッファ６の出力信号線ａ′〜ｈ′の変化は、不定
の状態からｌｌｉｇｈ（ａｃ′、ｅ′２ｇ′）とＬｏｗ
　（ｂ’　、　ｄ’　、　ｒｈ’）とに半数ずつがなる
。この第一の変化のタイミングでは、信号線を２分して
それぞれ他方の変化を打ち消すように変化するため、ク
ロストークによるノイズの発生を押えることができる。

そして、メモリ素子１からデータ（全て論理“１゛）が
出力されたときの出力信号線ａ　−ｈ、及びバッファ６
の出力信号＆？Ｉａ’〜ｈ′の変化は、それぞれ半数の
みが変化することになる。この第二のタイミングでは、
同一方向への変化を最悪でも信号線の半数に抑えること
ができる（全ての信号線の変化は、第一のタイミングと
同等で打ち消しあうため最悪とはならない）。このため
、高速性を犠牲にせずノイズの発生を低下させることが
できる。

〔実施例〕

以下、本発明の一実施例を説明する。

第３図は、本発明をデータ幅が１６ビツトのコンピュー
タシステムのメモリ装置に適用した一実施例であり、メ
モリ素子３１とデータバッファ３６からなる要部の回路
図である。メモリ素子３Ｉからの１６本の出力信号線が
、データバッファ３６を介して、図示しないＣＰＵ、Ｉ
ｌｏなどに配線される。同図において、メモリ素子３１
はその出力が論理“′０”、論理“°ｌ”及びハイイン
ピーダンスの、いわゆるスリーステートの状態をとるこ
とのできるものであり、データバッファ３６はメモリ素
子３１からの出力を増幅するものである。

このメモリ素子３１及びデータバッファ３６には、タイ
ミング制御回路３７を介してメモリリード信号が入力さ
れている。メモリ素子３１へはアドレス入力のタイミン
グに合わせて’ＲＡＳ−ＣＡＳ”等の制御信号が入力さ
れ、データバッファ３６へは出力のゲートを開く制御信
号として人力されている。

本実施例では、メモリ素子３１とデータバッファ３６の
間の出力信号線を、交互に半分に分けて、一方をプルダ
ウン抵抗３４を介して低い電位であるアース（○Ｖ：論
理パ０°″）３２に接続し、他方をプルアップ抵抗３５
を介して高い電位である＋５Ｖ電源（論理“’１’）３
３に接続している。

このプルダウン抵抗３４及びプルアップ抵抗３５の抵抗
値は、メモリ素子３１の出力の駆動能力を妨げないよう
に決められるもので、すなわち、メモリ素子３１の出力
がハイインピーダンスのときのみ作用して、出力信号線
を論理ＩＩ　Ｏ１１またはＩ　”の状態にするように設
定される。

上記構成において、メモリリード信号がアクティブにな
ると、データバッファ３６が開かれ、同時にタイミング
制御回路３７の制御信号によりメモリリード動作が開始
される。データバッファ３６が開かれた時点では、メモ
リ素子３１の出力はハイインピーダンス状態にあるため
、データバッファ３６からの出力は、プルダウン抵抗３
４及びプルアンプ抵抗３５によって定まるパターン、す
なわち、交互に論理“０″と論理°“１゛°となるパタ
ーンが出力される。このパターンは隣同士で互いの出力
変化の影響を打ち消す方向に作用するため、クロストー
クによるノイズを低く抑えることができる。

そして、メモリ素子３１からの出力が確定すると、デー
タバッファ３６の出力もそれに応じて変化するが、１６
ビツトの全てが同一方向に変化することはなく、最悪で
も８ビツトが同一方向に変化する場合であり、しかも、
１つおきの出力信号線でなるため、メモリ素子３１のデ
ータ出力による変化においても、クロストークによるノ
イズを低く抑えることができる。

なお、上記実施例では、メモリ素子の出力を増幅するデ
ータバッファが構成されているが、本発明は、データバ
ッファを必要としない小規模なシステムにおいても、高
速なメモリ素子の出力変化に対して有効となるのは明ら
かである。また、高い電位として＋５ｖの電源により構
成したが、本発明では、これに限ることなく、例えば、
他のゲートの出力により構成してもよい。また、変化を
打ち消すようにするため出力信号線を交互に分けたが、
分は方はこれに限定するものではなく、信号線の引き回
し等により最適な分は方をすることができる。

〔発明の効果〕

以上説明したように、本発明によれば、メモリ装置の出
力信号線において、同一方向へ同時変化する信号線数を
少なくすることができるため、高速化により発生するク
ロストークによるノイズを、貰速性を犠牲にせずに低く
抑えることができる。

これは、今後ますます高速化される素子を使用して性能
を向上させようとするシステムに対して、その安定動作
に寄与するところが大きい。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明を説明するタイムチャー１・、第３図は
本発明の一実施例の回路図である。 １．３１；メモリ素子、 ２；低い電位、　　　　３；高い電位、４．３４；プル
ダウン抵抗、 ５．３５；プルアップ抵抗、 ６．３６；バッファ、 ３２；アース、　　　　　３３ｉ＋５Ｖ電源。

Claims (1)

1. 【特許請求の範囲】 出力が論理“１”、論理“０”及びハイインピーダンス
   状態となるメモリ素子（１）から成るメモリ装置におい
   て、 メモリ素子（１）からの出力信号線（ａ〜ｈ）の半数を
   抵抗を介して低い電位（２）に接続し、他の半数を抵抗
   を介して高い電位（３）に接続して、出力がハイインピ
   ーダンス状態の時に、出力信号線の半数が論理“０”の
   状態に、他の半数が論理“１”の状態となるように構成
   したことを特徴とするメモリ装置。