JPH023349B2 - - Google Patents
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- JPH023349B2 JPH023349B2 JP9426082A JP9426082A JPH023349B2 JP H023349 B2 JPH023349 B2 JP H023349B2 JP 9426082 A JP9426082 A JP 9426082A JP 9426082 A JP9426082 A JP 9426082A JP H023349 B2 JPH023349 B2 JP H023349B2
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- Japan
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- circuit
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- terminal
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- 230000003287 optical effect Effects 0.000 claims description 16
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 238000004804 winding Methods 0.000 claims description 6
- 238000005070 sampling Methods 0.000 claims description 5
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 claims 2
- 230000001934 delay Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M15/00—Arrangements for metering, time-control or time indication ; Metering, charging or billing arrangements for voice wireline or wireless communications, e.g. VoIP
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Meter Arrangements (AREA)
Description
【発明の詳細な説明】
本発明はパルス符号変調（以下PCMと略す）
端局装置で用いられる交換機信号変換部の逆流式
複数登算パルス変換回路の一部を構成する歪補正
回路に関する。
端局装置で用いられる交換機信号変換部の逆流式
複数登算パルス変換回路の一部を構成する歪補正
回路に関する。
第１図は従来の逆流式複数登算パルス変換回路
を示す図である。端子１と端子２の間に交換機が
接続され、端子９、端子１０および端子１１は
PCM端局装置に接続される。
を示す図である。端子１と端子２の間に交換機が
接続され、端子９、端子１０および端子１１は
PCM端局装置に接続される。
端子１と端子２の間に接続されている交換機を
経由して接続されている電話の被呼加入者が着呼
して、端子９と端子１０の間に接続されている
PCM端局装置を経由して接続されている電話の
発呼加入者との間で通話が開始されると端子２に
対して端子１が正電圧となる直流電圧が端子１，
２の間に交換機から印加され、第１図の対回路で
継電器７が動作し、その接点８が閉じ、PCM端
局装置に対し端子１１を通し地気が与えられる。
経由して接続されている電話の被呼加入者が着呼
して、端子９と端子１０の間に接続されている
PCM端局装置を経由して接続されている電話の
発呼加入者との間で通話が開始されると端子２に
対して端子１が正電圧となる直流電圧が端子１，
２の間に交換機から印加され、第１図の対回路で
継電器７が動作し、その接点８が閉じ、PCM端
局装置に対し端子１１を通し地気が与えられる。
端子１，２の間に端子１に対し端子２が正とな
る逆流式複数登算パルスが所定の間隔で交換機か
ら印加され、第１図で示す回路で継電器７が復旧
し、接点８の開放状態が端子１１を通してPCM
端局装置に与えられる。
る逆流式複数登算パルスが所定の間隔で交換機か
ら印加され、第１図で示す回路で継電器７が復旧
し、接点８の開放状態が端子１１を通してPCM
端局装置に与えられる。
第２図は第１図で示す回路の動作を表わす端子
１と端子２の間の電圧V12と接点８の状態S8を示
した波形図で電圧V12の変化に対して継電器７が
動作、復旧し接点８の状態S8が変化する。
１と端子２の間の電圧V12と接点８の状態S8を示
した波形図で電圧V12の変化に対して継電器７が
動作、復旧し接点８の状態S8が変化する。
従来のこの種の回路では交換機からの逆流式複
数登算パルスを受けて継電器を動作させ、その継
電器の接点の状態をPCM端局装置へ伝えという
変換動作をなつているが、継電器の動作時間と復
旧時間に相違があること、およびこの時間のバラ
ツキが大きいことのために変換歪が生じるという
欠点があつた。
数登算パルスを受けて継電器を動作させ、その継
電器の接点の状態をPCM端局装置へ伝えという
変換動作をなつているが、継電器の動作時間と復
旧時間に相違があること、およびこの時間のバラ
ツキが大きいことのために変換歪が生じるという
欠点があつた。
本発明の目的は上記変換歪を僅少に抑えること
ができる逆流式複数登算パルス歪補正回路を供す
ることにある。
ができる逆流式複数登算パルス歪補正回路を供す
ることにある。
前記目的を達成するために本発明による逆流式
複数登算パルス歪補正回路は逆流式複数登算パル
スを受ける２巻線の塞流線輪と、前記２巻線の塞
流線輪に入力される逆流式複数登算パルスのレベ
ルを判定するためのツエナーダイオードと、前記
ツエナーダイオードで判定された前記逆流式複数
登算パルスを検出するための２個の光結合器とを
有する逆流式複数登算パルス変換回路の一部を構
成する回路であつて、前記光結合器の２つの出力
を入力とする論理積回路と、前記論理積回路出力
とサンプリングパルスとを入力する論理和回路
と、前記２個の光結合器出力をそれぞれ遅延する
第１と第２の遅延回路と、前記第１の遅延回路出
力にデータ入力端子が、前記論理和回路出力に同
期入力端子がそれぞれ接続されたエツジトリガ形
式の第１のＤ形フリツプフロツプと、前記第２の
遅延回路出力にデータ入力端子が、前記論理和回
路出力に同期入力端子がそれぞれ接続されたエツ
ジトリガ形式の第２のＤ形フリツプフロツプとを
含み、交換機からの逆流式複数登算パルスから
PCM端局装置用信号に変換するに際し生ずる変
換歪である波形幅の変動を補正するように構成し
てある。
複数登算パルス歪補正回路は逆流式複数登算パル
スを受ける２巻線の塞流線輪と、前記２巻線の塞
流線輪に入力される逆流式複数登算パルスのレベ
ルを判定するためのツエナーダイオードと、前記
ツエナーダイオードで判定された前記逆流式複数
登算パルスを検出するための２個の光結合器とを
有する逆流式複数登算パルス変換回路の一部を構
成する回路であつて、前記光結合器の２つの出力
を入力とする論理積回路と、前記論理積回路出力
とサンプリングパルスとを入力する論理和回路
と、前記２個の光結合器出力をそれぞれ遅延する
第１と第２の遅延回路と、前記第１の遅延回路出
力にデータ入力端子が、前記論理和回路出力に同
期入力端子がそれぞれ接続されたエツジトリガ形
式の第１のＤ形フリツプフロツプと、前記第２の
遅延回路出力にデータ入力端子が、前記論理和回
路出力に同期入力端子がそれぞれ接続されたエツ
ジトリガ形式の第２のＤ形フリツプフロツプとを
含み、交換機からの逆流式複数登算パルスから
PCM端局装置用信号に変換するに際し生ずる変
換歪である波形幅の変動を補正するように構成し
てある。
前記構成によれば、本発明の目的を完全に達成
することができる。
することができる。
以下本発明を図面により、詳細に説明する。第
３図は本発明による逆流式複数登算パルス歪補正
回路の一実施例を示す図であつて、１２と１３は
交換機に接続される端子、１４は２巻線の塞流線
輪、１５，１６，２６，２８は抵抗器である。１
７は発光ダイオード１７ａ、ホトトランジスタ１
７ｂよりなる光結合器、１８は発光ダイオード１
８ａ、ホトトランジスタ１８ｂよりなる光結合
器、１９，２０，２２，２３はダイオード、２１
はツエナーダイオードである。
３図は本発明による逆流式複数登算パルス歪補正
回路の一実施例を示す図であつて、１２と１３は
交換機に接続される端子、１４は２巻線の塞流線
輪、１５，１６，２６，２８は抵抗器である。１
７は発光ダイオード１７ａ、ホトトランジスタ１
７ｂよりなる光結合器、１８は発光ダイオード１
８ａ、ホトトランジスタ１８ｂよりなる光結合
器、１９，２０，２２，２３はダイオード、２１
はツエナーダイオードである。
２４はオアゲート、２５はANDゲート、３０
と３１は第１と第２の遅延回路である。
と３１は第１と第２の遅延回路である。
３２と３３は第１と第２のフリツプフロツプ、
３４，３５，３６，３７，３８はPCM端局装置
に接続される端子である。
３４，３５，３６，３７，３８はPCM端局装置
に接続される端子である。
フリツプフロツプ３２および３３はエツジトリ
ガ形式のＤ形フリツプフロツプである。この実施
例ではサンプリングパルスの立ち下がり時、トリ
ガする形式（ネガテイブエツジトリガ形式）のＤ
形フリツプフロツプを使用している。なお、サン
プリングパルスの立ち上がり時にトリガする形式
（ポジテイブエツジトリガ形式）のものを使用し
た場合、逆流式登算パルスの立ち上がり時および
立ち下がり時のトリガする時点がそれぞれ同じ方
向に少しずれるだけで、得られる結果はネガテイ
ブエツジトリガ形式のものと同じになる。
ガ形式のＤ形フリツプフロツプである。この実施
例ではサンプリングパルスの立ち下がり時、トリ
ガする形式（ネガテイブエツジトリガ形式）のＤ
形フリツプフロツプを使用している。なお、サン
プリングパルスの立ち上がり時にトリガする形式
（ポジテイブエツジトリガ形式）のものを使用し
た場合、逆流式登算パルスの立ち上がり時および
立ち下がり時のトリガする時点がそれぞれ同じ方
向に少しずれるだけで、得られる結果はネガテイ
ブエツジトリガ形式のものと同じになる。
なお、フリツプフロツプ３２および３３のＤ端
子はデータ入力端子、Ｔ端子は同期入力端子、Ｑ
端子はデータ出力端子をそれぞれ示している。
子はデータ入力端子、Ｔ端子は同期入力端子、Ｑ
端子はデータ出力端子をそれぞれ示している。
第４図は第３図で示す実施例の回路の電圧波形
を示す図で４１は端子３１に対する端子１２の電
圧波形、４２と４３はそれぞれ光結合器１７およ
び１８の出力電圧波形、４４はオアゲート２４の
出力電圧波形、４５および４６はそれぞれ遅延回
路３０および３１の出力電圧波形、４７と４８は
それぞれ端子３７と３８の出力電圧波形である。
を示す図で４１は端子３１に対する端子１２の電
圧波形、４２と４３はそれぞれ光結合器１７およ
び１８の出力電圧波形、４４はオアゲート２４の
出力電圧波形、４５および４６はそれぞれ遅延回
路３０および３１の出力電圧波形、４７と４８は
それぞれ端子３７と３８の出力電圧波形である。
なお、４４の波形はクロツクの有無を示してい
るものであり、クロツク周波数が64キロヘルツと
高いため登算パルスと同じスケールでは第４図の
ようになる。
るものであり、クロツク周波数が64キロヘルツと
高いため登算パルスと同じスケールでは第４図の
ようになる。
第５図にその拡大図を示す。
端子１２と１３に接続される交換機から波形４
１で示す逆流式複数登算パルスが印加されるが、
このパルスを受けたことに対する判定は誘導雑音
による誤動作を防止するためにツエナーダイオー
ド２１のツエナー電圧を利用して、波形４１で示
す判定レベルTHPとTHMを設定している。ま
た波形４１で示す逆流式登算パルスは立上り、立
下り時間が緩かな波形であり、上述の判定レベル
THP，THMで判定したままでは判定結果が歪
んだものとなる。
１で示す逆流式複数登算パルスが印加されるが、
このパルスを受けたことに対する判定は誘導雑音
による誤動作を防止するためにツエナーダイオー
ド２１のツエナー電圧を利用して、波形４１で示
す判定レベルTHPとTHMを設定している。ま
た波形４１で示す逆流式登算パルスは立上り、立
下り時間が緩かな波形であり、上述の判定レベル
THP，THMで判定したままでは判定結果が歪
んだものとなる。
登算パルスが印加されていない状態では、端子
１３に対して端子１２は負電圧であるためツエナ
ーダイオード２１にはTHMのレベル以上の電圧
が加わつている。したがつて発光ダイオード１８
が発光しており、ホトトランジスタ１８ｂの出力
“０”となつている。一方、発光ダイオード１７
ａは発光しないので、ホトトランジスタ１７ｂの
出力は“１”となつている。登算パルスが印加さ
れ端子１３に対する端子１２の電圧が負電圧から
正電圧に向けて除々に上昇すると、THMレベル
以下になつた時点で発光ダイオード１８ａは発光
を停止し、ホトトランジスタ１８ｂの出力は
“１”に反転する。したがつて登算パルスの零交
差点との間でD1なる量の時間差が生じる。端子
１３と１２が同電位となり、端子１２が正電圧に
上昇しはじめると、THPのレベルになつた時点
で今度は発光ダイオード１７ａが発光し、ホトト
ランジスタ１７ｂの出力が“０”となる。ここで
は零交差点とTHPレベルまでの間にD2なる時間
差が生じる。このとき、真の登算パルスの長さＷ
は第４図に示すように４１の波形の零交差点から
次の交差点までの時間である。ところが、光結合
器１７，１８の出力波形４２，４３は両者とも、
真の登算パルスの長さＷに一致しない。すなわ
ち、光結合器１７の出力波形４２は真のパルス長
ＷよりD2の２倍だけ短く、また光結合器１８の
出力４３はそのパルス長ＷよりD1の２倍だけ長
くなる。したがつて、出力４２または４３をその
まま登算パルスとしてPCM端局装置に送ると、
それぞれD2の２倍またはD1の２倍の時間だけ歪
を含んでしまうことになる。
１３に対して端子１２は負電圧であるためツエナ
ーダイオード２１にはTHMのレベル以上の電圧
が加わつている。したがつて発光ダイオード１８
が発光しており、ホトトランジスタ１８ｂの出力
“０”となつている。一方、発光ダイオード１７
ａは発光しないので、ホトトランジスタ１７ｂの
出力は“１”となつている。登算パルスが印加さ
れ端子１３に対する端子１２の電圧が負電圧から
正電圧に向けて除々に上昇すると、THMレベル
以下になつた時点で発光ダイオード１８ａは発光
を停止し、ホトトランジスタ１８ｂの出力は
“１”に反転する。したがつて登算パルスの零交
差点との間でD1なる量の時間差が生じる。端子
１３と１２が同電位となり、端子１２が正電圧に
上昇しはじめると、THPのレベルになつた時点
で今度は発光ダイオード１７ａが発光し、ホトト
ランジスタ１７ｂの出力が“０”となる。ここで
は零交差点とTHPレベルまでの間にD2なる時間
差が生じる。このとき、真の登算パルスの長さＷ
は第４図に示すように４１の波形の零交差点から
次の交差点までの時間である。ところが、光結合
器１７，１８の出力波形４２，４３は両者とも、
真の登算パルスの長さＷに一致しない。すなわ
ち、光結合器１７の出力波形４２は真のパルス長
ＷよりD2の２倍だけ短く、また光結合器１８の
出力４３はそのパルス長ＷよりD1の２倍だけ長
くなる。したがつて、出力４２または４３をその
まま登算パルスとしてPCM端局装置に送ると、
それぞれD2の２倍またはD1の２倍の時間だけ歪
を含んでしまうことになる。
本発明は歪を含んだ前記光結合器出力の歪補正
を行い、真の登算パルス長ＷをPCM端局装置に
出力する回路を提供できる。ホトトランジスタ１
７ｂと１８ｂの論理積がアンドゲート２５により
とられ、さらにオアゲート２４によつて端子３６
を通してPCM端局装置から給されるサンプリン
グパルスと論理和がとられる。一方、第１、第２
の遅延回路でそれぞれホトトランジスタ１７ｂ，
１８ｂの出力が遅延される。いま、登算パルスが
印加されたとすると、第３図の端子１３に対する
端子１２の電圧波形４１は第４図のとおりTHM
レベルからTHPレベルへ変化する。このとき、
THMからTHPまでの時間は光結合器１７，１
８ともに発光しないため、それぞれ出力１７ｂ，
１８ｂは“１”となりアンドゲート２５の出力も
“１”となるため、オアゲート２４の出力は“１”
となる。
を行い、真の登算パルス長ＷをPCM端局装置に
出力する回路を提供できる。ホトトランジスタ１
７ｂと１８ｂの論理積がアンドゲート２５により
とられ、さらにオアゲート２４によつて端子３６
を通してPCM端局装置から給されるサンプリン
グパルスと論理和がとられる。一方、第１、第２
の遅延回路でそれぞれホトトランジスタ１７ｂ，
１８ｂの出力が遅延される。いま、登算パルスが
印加されたとすると、第３図の端子１３に対する
端子１２の電圧波形４１は第４図のとおりTHM
レベルからTHPレベルへ変化する。このとき、
THMからTHPまでの時間は光結合器１７，１
８ともに発光しないため、それぞれ出力１７ｂ，
１８ｂは“１”となりアンドゲート２５の出力も
“１”となるため、オアゲート２４の出力は“１”
となる。
したがつて、フリツプフロツプ３２，３３の読
み出しクロツク、すなわちPCM端局装置からの
サンプリングパルスが止まる。このとき、遅延回
路３０，３１の遅延時間をアンドゲート２５、オ
アゲート２４の遅延時間の和より大きくすれば
THMレベル“１”に変化した１８ｂの変化がフ
リツプフロツプ３３に入力される前に読み出しク
ロツクを止めるので端子３８の出力波形４８は歪
時間（D1＋D2）だけ遅れる。
み出しクロツク、すなわちPCM端局装置からの
サンプリングパルスが止まる。このとき、遅延回
路３０，３１の遅延時間をアンドゲート２５、オ
アゲート２４の遅延時間の和より大きくすれば
THMレベル“１”に変化した１８ｂの変化がフ
リツプフロツプ３３に入力される前に読み出しク
ロツクを止めるので端子３８の出力波形４８は歪
時間（D1＋D2）だけ遅れる。
一方、THPからTHMへの変化点でも同様に
して前記歪時間、（D1＋D2）だけ出力が遅れるの
で、端子３７，３８の出力は歪の補正された真の
登算パルスＷが得られる。
して前記歪時間、（D1＋D2）だけ出力が遅れるの
で、端子３７，３８の出力は歪の補正された真の
登算パルスＷが得られる。
なお、登算パルスは通常150ミリ秒程度であり、
ゲート２４，２５の遅延時間は数百ナノ秒である
ので、遅延回路３０，３１の遅延時間を数百マイ
クロ秒に選べば、遅延回路の歪は無視できる。
ゲート２４，２５の遅延時間は数百ナノ秒である
ので、遅延回路３０，３１の遅延時間を数百マイ
クロ秒に選べば、遅延回路の歪は無視できる。
本発明は以上の説明で明らかなように２つの光
結合器の出力をそれぞれ論理和、論理積および遅
延回路に接続し、さらにフリツプフロツプに接続
することにより、逆流式複数登算パルス変換回路
の変換時の歪を補正することができる。
結合器の出力をそれぞれ論理和、論理積および遅
延回路に接続し、さらにフリツプフロツプに接続
することにより、逆流式複数登算パルス変換回路
の変換時の歪を補正することができる。
第１図は従来の逆流式複数登算パルス変換回路
を示す回路図、第２図は第１図に示す従来の回路
の動作を説明するための波形図、第３図は本発明
による逆流式複数登算パルス歪補正回路の実施例
を示す回路図、第４図は第３図に示す回路の動作
を説明するための電圧波形図である。第５図は第
４図の波形４４の拡大図である。 １，２…端子、３，１４…２巻線塞流線輪、
４，５，１９，２０，２１，２３…ダイオード、
６，１５，１６，２６，２８…抵抗器、７…継電
器、１７，１８…光結合器、１７ａ，１８ａ…発
光ダイオード、１７ｂ，１８ｂ…ホトトランジス
タ、３１…ツエナーダイオード、２４…オアゲー
ト、２５…アンドゲート、３０…第１の遅延回
路、３１…第２の遅延回路、３２…第１のフリツ
プフロツプ、３３…第２のフリツプフロツプ。
を示す回路図、第２図は第１図に示す従来の回路
の動作を説明するための波形図、第３図は本発明
による逆流式複数登算パルス歪補正回路の実施例
を示す回路図、第４図は第３図に示す回路の動作
を説明するための電圧波形図である。第５図は第
４図の波形４４の拡大図である。 １，２…端子、３，１４…２巻線塞流線輪、
４，５，１９，２０，２１，２３…ダイオード、
６，１５，１６，２６，２８…抵抗器、７…継電
器、１７，１８…光結合器、１７ａ，１８ａ…発
光ダイオード、１７ｂ，１８ｂ…ホトトランジス
タ、３１…ツエナーダイオード、２４…オアゲー
ト、２５…アンドゲート、３０…第１の遅延回
路、３１…第２の遅延回路、３２…第１のフリツ
プフロツプ、３３…第２のフリツプフロツプ。
Claims (1)
- １ 逆流式複数登算パルスを受ける２巻線の塞流
線輪と、前記２巻線の塞流線輪に入力される逆流
式複数登算パルスのレベルを判定するためのツエ
ナーダイオードと、前記ツエナーダイオードで判
定された前記逆流式複数登算パルスを検出するた
めの２個の光結合器とを有する逆流式複数登算パ
ルス変換回路の一部を構成する回路であつて、前
記光結合器の２つの出力を入力とする論理積回路
と、前記論理積回路出力とサンプリングパルスと
を入力とする論理和回路と、前記２個の光結合器
出力をそれぞれ遅延する第１と第２の遅延回路
と、前記第１の遅延回路出力にデータ入力端子
が、前記論理和回路出力に同期入力端子がそれぞ
れ接続されたエツジトリガ形式の第１のＤ形フリ
ツプフロツプと、前記第２の遅延回路出力にデー
タ入力端子が、前記論理和回路出力に同期入力端
子がそれぞれ接続されたエツジトリガ形式の第２
のＤ形フリツプフロツプとを含み、交換機からの
逆流式複数登算パルスからPCM端局装置用信号
に変換するに際し生ずる変換歪である波形幅の変
動を補正するように構成したことを特徴とする逆
流式複数登算パルス歪補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9426082A JPS58210753A (ja) | 1982-06-01 | 1982-06-01 | 逆流式複数登算パルス歪補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9426082A JPS58210753A (ja) | 1982-06-01 | 1982-06-01 | 逆流式複数登算パルス歪補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58210753A JPS58210753A (ja) | 1983-12-08 |
| JPH023349B2 true JPH023349B2 (ja) | 1990-01-23 |
Family
ID=14105308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9426082A Granted JPS58210753A (ja) | 1982-06-01 | 1982-06-01 | 逆流式複数登算パルス歪補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58210753A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6359447U (ja) * | 1986-10-06 | 1988-04-20 |
-
1982
- 1982-06-01 JP JP9426082A patent/JPS58210753A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58210753A (ja) | 1983-12-08 |
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