JP2718183B2

JP2718183B2 - ユニポーラ・バイポーラ変換回路の保護回路

Info

Publication number: JP2718183B2
Application number: JP14482289A
Authority: JP
Inventors: 秀介本居; 猛宮川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-06-07
Filing date: 1989-06-07
Publication date: 1998-02-25
Anticipated expiration: 2013-02-25
Also published as: JPH0310441A

Description

【発明の詳細な説明】〔概要〕ユニポーラ・バイポーラ変換回路の保護回路に関し、使用するクロックのレベルに関係なく装置の出力段に
おけるユニポーラ・バイポーラ変換回路の保護が行える
ようにすることを目的とし、送信すべきデータ信号とクロックを入力し、該データ
信号を所定法則に従って異なる極性に対応する２信号に
分離する極性分離回路と、該極性分離回路にて分離され
た異なる極性に対応する２信号に従って、２極性を有す
るバイポーラ信号を作成する駆動回路を有するユニポー
ラ・バイポーラ変換回路に於いて、該極性分離回路にて
分離された異なる極性に対応した２信号のうち一方の信
号を入力し、該信号中の単一周波数成分のみを抽出して
増幅する同調増幅回路と、該同調増幅回路にて抽出した
単一周波数を整形し、クロックを作成するクロック整形
回路と、該クロック整形回路にて作成されたクロックに
従って、該極性分離回路にて分離した異なる極性に対応
した２信号の駆動回路への出力を断続するゲート回路を
有するユニポーラ・バイポーラ変換回路の保護回路〔産業上の利用分野〕本発明は、ユニポーラ・バイポーラ変換回路の保護回
路に関し、特に入力クロックの断になったときのユニポ
ーラ・バイポーラ変換器内のトランスを保護する回路に
関する。

通常、ディジタル信号を伝送路に送出する場合、送信
すべきユニポーラ信号をバイポーラ信号に変換した後、
伝送路に送出している。以下、第６図及び第７図を用い
てユニポーラ・バイポーラ変換回路の一例を説明する。

第６図はユニポーラ・バイポーラ変換回路の一例であ
り、第７図は第６図のユニポーラ・バイポーラ変換回路
のタイムチャートである。

第６図に於いて、第７図（ａ）に示すクロックがFF回
路11のクロック端子に入力され、第７図（ｂ）に示すデ
ータ信号がFF回路11のＪ端子及びｋ端子に入力されたと
き、FF回路11のＱ出力は第７図（ｃ）に示す波形とな
り、出力は第７図（ｄ）に示す波形となる。ここで得
られたＱ出力は、データ信号とクロックとともにNANDゲ
ート12に入力され第７図（ｃ）に示す波形を出力する。
また、出力も同様にデータ信号とクロックとともにNA
NDゲート13に入力され第７図（ｆ）に示す波形を出力す
る。NANDゲート12,13の出力は夫々NORゲート81,82にて
極性が反転されトランジスタTR3及びTR4に出力される。
ここでトランジスタTR3に“1"レベルの信号が入力され
たとき電源ＶDDトランス一次巻き線トランジスタTR
3アース経路で電流i₁が流れ、トランスの２次側の出
力としてマイナス極性の“1"が出力され、トランジスタ
TR4に“1"レベルの信号が入力されたとき電源ＶDDト
ランス一次巻き線トランジスタTR4アース経路で電
流i₂が流れ、トランスの２次側の出力としてプラス極性
の“1"が出力される。このようにしてトランスＴより第
７図（ｋ）に示すマイナス極性の“1"とプラス極性の
“1"を有するバイポーラ信号が出力される。

しかし、上記のユニポーラ・バイポーラ変換回路にお
いて入力クロックが断となったときに、NANDゲート12ま
たは13の出力が０レベルに固定された場合、電源ＶDD
トランス一次巻き線トランジスタTR3アース経路又
は電源ＶDDトランス一次巻き線トランジスタTR4
アース経路に大電流が流れ、トランスＴに焼きつくこと
がある。

従って、上記のようなユニポーラ・バイポーラ変換回
路においては、入力クロックの断を検出し、トランスを
保護する回路を設ける必要がある。

〔従来の技術〕

従来のユニポーラ・バイポーラ変換回路の保護回路を
第４図に示し、第４図に示す従来の保護回路のフローチ
ャートを第５図に示す。

第４図に於いて、入力信号をユニポーラ・バイポーラ
変換する動作については基本的に上記第６図及び第７図
で示した動作と同じである。

以下第４図の保護回路７について詳細に説明する。

まず、クロックの正常時を第５図（Ａ）を用いて説明
する。

第５図（Ａ）の（ａ）に示すクロックが、抵抗R5とコ
ンデンサC2及びダイオードD1から成る基定線クランパ回
路のに入力され、入力クロックの最低レベルが０になる
ようにクランプを行い、第５図（Ａ）の（１）に示すク
ロックとしてダイオードD2を介して抵抗R6とコンデンサ
C3から成る時定数回路に出力され、ピーク検波が行われ
る。ピーク検波により得られた第５図（Ａ）の（ｍ）に
示す“1"レベルの連続信号はインバータINVにて反転さ
れ第５図（Ａ）の（ｎ）に示すような“0"レベルの連続
信号としてNORゲート61及び62の一方の端子に入力され
る。

次に、クロック断時を第５図（Ｂ）を用いて説明す
る。

第５図（Ｂ）の（ａ）に示す様にクロックが断の状態
で、“1"レベルに固定された信号が該基定線クランパ回
路に入力された場合、基定線クランパ回路では入力した
“1"レベルに固定された信号に対し第５図（Ｂ）の
（１）に示すような“0"レベルの連続信号がダイオード
D2を介して時定数回路に出力される。時定数回路では、
上記第５図（Ｂ）の（１）に示すような“0"レベルの連
続信号を入力し、ピーク検波を行うが、入力信号が“0"
レベルの連続信号であるため第５図（Ｂ）の（ｍ）に示
す様な“0"レベルの連続信号がインバータINVに出力さ
れる。インバータINVでは入力された“0"レベルの連続
信号を第５図（Ｂ）の（ｎ）に示す様な“1"レベルの連
続信号としてNORゲート61及び62の一方の端子に入力す
る。

即ち、クロックの正常時にはNORゲートの一方の入力
に０を常に供給することにより、入力データに基づくク
ロック（ｅ）及び（ｆ）にしたがってトランジスタTR3
及びTR4を動作させ、クロック断の時においては、NORゲ
ートの一方の入力に１を常に供給することにより、強制
的にトランジスタTR3及びTR4の動作を停止させ、トラン
ジスタを保護を行っている。

〔発明が解決しようとする課題〕

上記のように従来のユニポーラ・バイポーラ変換回路
の保護回路では、入力クロックが断状態になってから所
定時間以内に入力クロックの断を検出する必要がある。
しかし、入力クロックの断の後インバータINVに加えら
れる信号レベルがクロック断検出閾値に達する迄の時間
が入力クロックのレベルに従って変化することから、ク
ロックのレベルが異なった装置に対して従来の保護回路
を使用した場合、所定時間以内に入力クロックの断を検
出するためには時定数回路を調整する必要があり、汎用
性のない回路となってしまう問題点があった。

従って、本発明では使用するクロックのレベルに関係
なく装置の出力段におけるユニポーラ・バイポーラ変換
回路の保護が行えるようにすることを目的としている。

〔課題を解決するための手段〕

第１図に本発明の原理図を示す。

第１図に於いて、極性分離回路１では送信すべきデー
タ信号とクロックを入力し、該送信すべきデータ信号を
所定法則に従って異なる極性に対応する２信号に分離
し、ゲート回路４に出力するとともに、該２出力の一方
を同調増幅回路２に出力する。該同調増幅回路２では該
極性分離回路１にて分離された異なる極性に対応した２
信号のうち一方の信号を入力し、該信号中の単一周波数
成分のみを抽出して増幅してクロック整形回路３に出力
する。クロック整形回路３では該同調増幅回路２にて抽
出した単一周波数を整形し、クロックを作成してゲート
回路４に出力する。ゲート回路４では該クロック整形回
路３にて作成されたクロックに従って、該極性分離回路
１にて分離した異なる極性に対応した２信号の駆動回路
５への出力を断続する。駆動回路５ではゲート回路４よ
り入力した断続する信号によりバイポーラ信号を作成し
て伝送路に出力している。

〔作用〕

送信すべきデータ信号を所定法則に従って異なる極性
に対応する２信号に分離したときの一方の信号を中よ
り、該信号のクロック成分である単一周波数成分のみを
抽出し、この抽出結果によりクロックが断状態にあるの
か正常状態にあるのか検出している。

〔実施例〕

以下図面に示す実施例に基づいて本発明を詳細に説明
する。

第１図の極性分離回路１は第２図のJK−FF回路11とNA
NDゲート12,13から構成される部分に対応し、第１図の
同調増幅回路２は第２図の抵抗R1,R2,R3とトランジスタ
TR1,TR2とコンデンサC1とコイルL1から構成される部分
に対応し、第１図のクロック整形回路３は第２図のクロ
ック整形回路３に対応し、第１図のゲート回路４は第２
図のNORゲート41,42から構成される部分に対応し、第１
図の駆動回路５は第２図のトランジスタTR3,TR4とトラ
ンスＴとアース端子から構成される部分に対応してい
る。

第２図に示される１実施例に於いて、入力信号を異な
る極性に対応する２信号に分離する極性分離回路及び駆
動信号によってバイポーラ信号を作成する駆動回路につ
いては上記第６図及び第７図で示した動作と同じであ
る。

以下第２図の保護回路について詳細に説明する。

いま第３図（ｅ）及び（ｆ）に示される信号が同調増
幅回路２に入力されたとする。同調増幅回路２では入力
された第３図（ｅ）及び（ｆ）に示される信号がトラン
ジスタTR1,TR2のベース端子に印加される。

このトランジスタTR1,TR2のコレクタ端子は互いに接
続されており、コイルL1とコンデンサC1からなる共振回
路を介して電源ＶDDに接続されている。また、トランジ
スタTR1のエミッタ端子はＹ型接続された抵抗R1,R2,R3
の抵抗R1に接続され、トランジスタTR2のエミッタ端子
はＹ型接続された抵抗R1,R2,R3の抵抗R3に接続され、抵
抗R3はアースに接続されている。

トランジスタTR1及びTR2では入力された信号の周波数
成分（クロックの周波数線分）が、コイルL1とコンデン
サC1からなる共振回路にて設定された単一周波数成分と
一致したときに電源ＶDD共振回路トランジスタTR1
及びTR2抵抗R1又はR2抵抗R3アース端子という経
路で電流が供給される。

この共振回路にて設定された単一周波数成分の信号が
入力したことで共振回路とトランジスタTR1及びTR2のコ
レクタ間に現れた第３図（ｇ）に示される上記単一周波
数成分の信号がクロック整形回路３に出力される。

クロック整形回路３では、入力された第３図（ｇ）に
示す上記単一周波数成分の信号を増幅し、さらに帯域制
限をすることにより第３図（ｈ）に示すクロックを作成
し、ゲート回路４に出力している。

ゲート回路４では入力された第３図（ｈ）に示すクロ
ックをNORゲート41及び42の一方の端子に入力し、他方
の入力に第３図（ｅ）及び第３図（ｆ）が夫々入力さ
れ、第３図（ｉ）及び第３図（ｊ）に示される駆動信号
を作成し、駆動回路５に出力する事により第３図（ｋ）
に示されるようなバイポーラ信号を作成し出力してい
る。

即ち、本発明の保護回路は極性分離回路の出力信号中
に所定の周波数成分（出力クロックの周波数成分）が含
まれていた時クロックは正常状態と判断し、極性分離回
路の出力信号中に所定の周波数成分（出力クロックの周
波数成分）が含まれていなかった時、クロックは断状態
と判断している。

〔発明の効果〕

以上のように本発明によれば、クロックの断検出を極
性分離回路の出力信号中に含まれるクロックの周波数成
分の有無によりクロックの断を検出しているため、入力
クロックのレベルに関係なくクロックの断検出が行える
ようになった。

従って、入力クロックのレベルが異なる装置にも適用
可能となり、広範囲な使用が可能となった。

【図面の簡単な説明】第１図は本発明の原理図第２図は本発明の１実施例第３図は本発明の１実施例におけるタイムチャート第４図は従来のU/B変換回路の保護回路第５図は従来の保護回路のタイムチャート第６図はU/B変換回路の一例第７図は第６図に示すU/B変換回路のタイムチャート図に於いて、１……極性分離回路、２……同調増幅回路３……クロック整形回路、４……ゲート回路５……駆動回路、７……保護回路 11……JK−FF回路、12……NANDゲート 13……NANDゲート、41,42……NORゲート

Claims

(57)【特許請求の範囲】

【請求項１】送信すべきデータ信号とクロックを入力
し、該データ信号を所定法則に従って異なる極性に対応
する２信号に分離する極性分離回路（１）と、該極性分
離回路（１）にて分離された異なる極性に対応する２信
号に従って、２極性を有するバイポーラ信号を作成する
駆動回路（５）を有するユニポーラ・バイポーラ変換回
路に於いて、該極性分離回路（１）にて分離された異なる極性に対応
した２信号のうち一方の信号を入力し、該信号中の単一
周波数成分のみを抽出して増幅する同調増幅回路（２）
と、該同調増幅回路（２）にて抽出した単一周波数を整形
し、クロックを作成するクロック整形回路（３）と、該クロック整形回路（３）にて作成されたクロックに従
って、該極性分離回路（１）にて分離した異なる極性に
対応した２信号の駆動回路（５）への出力を断続するゲ
ート回路（４）を有することを特徴とするユニポーラ・
バイポーラ変換回路の保護回路。