JPS61281616A - パルス検出回路 - Google Patents
パルス検出回路Info
- Publication number
- JPS61281616A JPS61281616A JP12244985A JP12244985A JPS61281616A JP S61281616 A JPS61281616 A JP S61281616A JP 12244985 A JP12244985 A JP 12244985A JP 12244985 A JP12244985 A JP 12244985A JP S61281616 A JPS61281616 A JP S61281616A
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- JP
- Japan
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- output
- digital data
- circuit
- inputted
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はパルス検出回路に係り１％に、ディジタルデー
タ伝送に際し、伝送線路のパルスの有無を検出するに好
適なパルス検出回路に関する。
タ伝送に際し、伝送線路のパルスの有無を検出するに好
適なパルス検出回路に関する。
従来のパルス検出回路は、第３図及び第４図に示すトラ
ンジスタ技術１９８５年２月号５０７頁に記載のものが
ある。
ンジスタ技術１９８５年２月号５０７頁に記載のものが
ある。
第５図において、１は入力端子、 １２，１６．１７及
び１８は抵抗、１３及び１６はコンデンサ、１５は出力
端子、１９及び２０はインバータである。
び１８は抵抗、１３及び１６はコンデンサ、１５は出力
端子、１９及び２０はインバータである。
第３図の入力端子１より第４図（イ）に示すようなディ
ジタルデータが入力されると、コンデンサ１６によつて
ディジタルデータの交流成分のみが、インバータゲート
１９に入力される。前記インバータゲート１９の入力端
子は抵抗１７．１８によって電源電圧を分圧したバイア
ス電位Ｅ、にバイアスされている。従って、コンデンサ
１６を介して入力されるディジタルデータは、バイアス
電位Ｅ、を中心に変化する。これによシ、前記インバー
タ１９の出力（、）点より第４図（ロ）に示す波形を得
ろ。前記インバータゲート１９よシの出力第４図（ロ）
を抵抗１２とコンデンサ１３によって構成されている積
分回路に入力することによシ、第４図（ハ）に示す波形
を得る。なお、この場合、前記積分回路の抵抗１２とコ
ンデンサ１３の時定数は、入力端子１に入力されるディ
ジタルデータの周期よりも十分大きくすることによシ、
第４図（ハ）に示すように、ディジタルデータが入力端
子１より入力されている間、前記積分回路の出力は、イ
ンバータゲート２０のスレシ謬ルド電圧Ｖｔｈより高い
電位で充放電を繰ｐ返している＠これによシインバータ
ゲート２０の出力は第４図に）に示すように、低レベル
を出力端子１５に出力している。
ジタルデータが入力されると、コンデンサ１６によつて
ディジタルデータの交流成分のみが、インバータゲート
１９に入力される。前記インバータゲート１９の入力端
子は抵抗１７．１８によって電源電圧を分圧したバイア
ス電位Ｅ、にバイアスされている。従って、コンデンサ
１６を介して入力されるディジタルデータは、バイアス
電位Ｅ、を中心に変化する。これによシ、前記インバー
タ１９の出力（、）点より第４図（ロ）に示す波形を得
ろ。前記インバータゲート１９よシの出力第４図（ロ）
を抵抗１２とコンデンサ１３によって構成されている積
分回路に入力することによシ、第４図（ハ）に示す波形
を得る。なお、この場合、前記積分回路の抵抗１２とコ
ンデンサ１３の時定数は、入力端子１に入力されるディ
ジタルデータの周期よりも十分大きくすることによシ、
第４図（ハ）に示すように、ディジタルデータが入力端
子１より入力されている間、前記積分回路の出力は、イ
ンバータゲート２０のスレシ謬ルド電圧Ｖｔｈより高い
電位で充放電を繰ｐ返している＠これによシインバータ
ゲート２０の出力は第４図に）に示すように、低レベル
を出力端子１５に出力している。
ところで、ディジタルデータが入力端子１よ少入力され
ない場合、前記インバータゲート１９の入力端子の入力
電位は前記抵抗１７．１８によってバイアスされている
電位Ｅｔとなり、前記インバータ１９は低レベルを出力
する。従って、前記抵抗１２とコンデンサ１３によつて
構成されている積分回路のコンデンサ１３の電荷は抵抗
１２を介して放電されるため、前記インバータゲート２
０の入力電位は減少し、ある時間経過後、前記インバー
タゲート２０のスレッシ嘗ルド電圧Ｖｔルより低電位と
なるため、前記インバータゲート２０の出力は反転し、
高レベルとなり、第４図に）に示すように、出力端子１
５よシ無信号検出信号を得る。
ない場合、前記インバータゲート１９の入力端子の入力
電位は前記抵抗１７．１８によってバイアスされている
電位Ｅｔとなり、前記インバータ１９は低レベルを出力
する。従って、前記抵抗１２とコンデンサ１３によつて
構成されている積分回路のコンデンサ１３の電荷は抵抗
１２を介して放電されるため、前記インバータゲート２
０の入力電位は減少し、ある時間経過後、前記インバー
タゲート２０のスレッシ嘗ルド電圧Ｖｔルより低電位と
なるため、前記インバータゲート２０の出力は反転し、
高レベルとなり、第４図に）に示すように、出力端子１
５よシ無信号検出信号を得る。
以上述べたように、従来のパルス検出回路は伝送線路上
のディジタルデータのパルスの有無を検出し、パルスが
無い場合、無信号検出信号を出力している。この場合、
ディジタルデータが無信号となった時点より、出力端子
１５よシ無信号検出信号を出力するまでの時間は、前記
積分回路の抵抗１２とコンデンサ１３の時定数によって
一義的に決まる。従りて、抵抗１２とコンデンサ１３の
時定数を小さくすれば、ディジタルデータが無信号とな
ってから、出力端子１５よシ無信号検出信号を出力する
までの時間は短かくなシパルス検出回路の検出速度を速
くすることができる。しかし、抵抗１２とコンデンサ１
３０時定数は、前述の動作上、入力されるディジタルデ
ータの周期よシ十分大きくなければならない。つまり、
抵抗１２とコンデンサ１３の時定数を小さくすると、誤
動作をする可能性が増し１回路の信頼性を低下すること
になる。従って、前記積分回路の抵抗１２とコンデンサ
１３の定数の決定は非常に困難であシ、従来のパルス検
出回路の信頼性はあｔ！ｌｌ高いものではなかりた。
のディジタルデータのパルスの有無を検出し、パルスが
無い場合、無信号検出信号を出力している。この場合、
ディジタルデータが無信号となった時点より、出力端子
１５よシ無信号検出信号を出力するまでの時間は、前記
積分回路の抵抗１２とコンデンサ１３の時定数によって
一義的に決まる。従りて、抵抗１２とコンデンサ１３の
時定数を小さくすれば、ディジタルデータが無信号とな
ってから、出力端子１５よシ無信号検出信号を出力する
までの時間は短かくなシパルス検出回路の検出速度を速
くすることができる。しかし、抵抗１２とコンデンサ１
３０時定数は、前述の動作上、入力されるディジタルデ
ータの周期よシ十分大きくなければならない。つまり、
抵抗１２とコンデンサ１３の時定数を小さくすると、誤
動作をする可能性が増し１回路の信頼性を低下すること
になる。従って、前記積分回路の抵抗１２とコンデンサ
１３の定数の決定は非常に困難であシ、従来のパルス検
出回路の信頼性はあｔ！ｌｌ高いものではなかりた。
本発明の目的は、検出速度が速く、かつ信頼性の高いパ
ルス検出回路を提供することにある。
ルス検出回路を提供することにある。
本発明は、ディジタルデータを全波整流し、その整流出
力を積分回路で積分した後、シーミツトゲートに入力し
、シュミットゲートの出力よシ無信号検出信号を出力す
る。
力を積分回路で積分した後、シーミツトゲートに入力し
、シュミットゲートの出力よシ無信号検出信号を出力す
る。
以下１本発明の一実施例を第１図の実施例及び第２図の
波形図に基づいて説明する。
波形図に基づいて説明する。
第１図において、３は２次側に独立した巻線４及び５を
有するトランスの１次側巻線、６及び７は巻線４及び５
の出力電圧を整流するダイオード、８は整流出力端子間
に接続される終端抵抗９及び１０は整流出力をシフトさ
せるための抵抗、１１は整流出力を増幅する演算増幅器
１１゜１２及び１３は積分回路を構成する抵抗及びコン
デンサ、１４は積分回路の出力を波形整形するシーミツ
トゲートである。
有するトランスの１次側巻線、６及び７は巻線４及び５
の出力電圧を整流するダイオード、８は整流出力端子間
に接続される終端抵抗９及び１０は整流出力をシフトさ
せるための抵抗、１１は整流出力を増幅する演算増幅器
１１゜１２及び１３は積分回路を構成する抵抗及びコン
デンサ、１４は積分回路の出力を波形整形するシーミツ
トゲートである。
以上の構成において、入力端子１．２より第２図（イ）
に示すようなディジタルデータが入力されると、伝送ト
ランスの巻線３にディジタルデータが印加されるために
、伝送トランスの巻線４および巻線５に、ディジタルデ
ータと同相な電圧が誘起される。ダイオード６および７
は全波整流回路を構成している。従って、前記の巻線４
および巻線５に誘起された電圧は、前記の全波整流回路
のダイオード６および７によって全波整流され、第２図
（ロ）に示すような波形の電圧が出力される。なお、第
１図の巻線４と巻線５の接続点は、抵抗？、１０によつ
て電源電圧を分圧したバイアス電位Ｅ１にバイアスされ
ている。
に示すようなディジタルデータが入力されると、伝送ト
ランスの巻線３にディジタルデータが印加されるために
、伝送トランスの巻線４および巻線５に、ディジタルデ
ータと同相な電圧が誘起される。ダイオード６および７
は全波整流回路を構成している。従って、前記の巻線４
および巻線５に誘起された電圧は、前記の全波整流回路
のダイオード６および７によって全波整流され、第２図
（ロ）に示すような波形の電圧が出力される。なお、第
１図の巻線４と巻線５の接続点は、抵抗？、１０によつ
て電源電圧を分圧したバイアス電位Ｅ１にバイアスされ
ている。
従つて、前述のダイオード６および７によつて全波整流
された電圧は、バイアス電位Ｅ１を基應として変化する
。これより、第２図（ロ）に示す波形を得る。なお、抵
抗８は、伝送線路との整合のとるための終端抵抗である
。
された電圧は、バイアス電位Ｅ１を基應として変化する
。これより、第２図（ロ）に示す波形を得る。なお、抵
抗８は、伝送線路との整合のとるための終端抵抗である
。
全波整流された波形は演算増幅器１１の正側入力端子に
入力される。演算増幅器１１の負側入力端子は演算増幅
器１１の出力端子に接続されているため、演算増幅器１
１の出力波形は、演算増幅器の正側入力端子に印加され
る波形と同一波形の電圧を出力する。つまシ、第２図（
ロ）と同じ電圧波形を出力することになる。演算増幅器
１１の出力を抵抗１２とコンデンサ１１によつて構成さ
れている積分回路に入力することにより、第２図（ハ）
に示す波形を得る。ディジタルデータが入力端子１，２
に入力されている間、積分回路の出力は、シムミツトケ
ート１４のスレッシ璽ルド電圧Ｖｔｈより高電位で充放
電を繰シ返している。
入力される。演算増幅器１１の負側入力端子は演算増幅
器１１の出力端子に接続されているため、演算増幅器１
１の出力波形は、演算増幅器の正側入力端子に印加され
る波形と同一波形の電圧を出力する。つまシ、第２図（
ロ）と同じ電圧波形を出力することになる。演算増幅器
１１の出力を抵抗１２とコンデンサ１１によつて構成さ
れている積分回路に入力することにより、第２図（ハ）
に示す波形を得る。ディジタルデータが入力端子１，２
に入力されている間、積分回路の出力は、シムミツトケ
ート１４のスレッシ璽ルド電圧Ｖｔｈより高電位で充放
電を繰シ返している。
これにより、シムミツトケート１４の出力はＷ、２図に
）に示すように、低レベルを出力端子１５に出力してい
る。
）に示すように、低レベルを出力端子１５に出力してい
る。
ところで、ディジタルデータが入力端子１，２より入力
されない場合、演算増幅器１１の正側入力端子はバイア
ス電位Ｅ、となるため、前記抵抗１２とコンデンサー３
１Ｃよりて構成されている積分回路のコンデンサー３の
電荷は抵抗１２を介して放電される。これにより、シム
ミツトケート１４の入力電圧は減少し、前記シムミツト
ケート１イのスレッシールド電圧Ｖｔｈより低電圧とな
るため、前記シムミツトケート１４の出力は反転し、高
レベルとなフ、第２図に）に示すように、出力端子１５
よシ無信号検出信号を得る。
されない場合、演算増幅器１１の正側入力端子はバイア
ス電位Ｅ、となるため、前記抵抗１２とコンデンサー３
１Ｃよりて構成されている積分回路のコンデンサー３の
電荷は抵抗１２を介して放電される。これにより、シム
ミツトケート１４の入力電圧は減少し、前記シムミツト
ケート１イのスレッシールド電圧Ｖｔｈより低電圧とな
るため、前記シムミツトケート１４の出力は反転し、高
レベルとなフ、第２図に）に示すように、出力端子１５
よシ無信号検出信号を得る。
なお５前記積分回路の抵抗１２とコンデンサ１３０時定
数は入力端子１．２に入力されるディジタル信号の周期
の約−程度あれば十分であり、抵抗およびコンデンサの
精度は要求されず、抵抗およびコンデンサを選定する必
要がない。
数は入力端子１．２に入力されるディジタル信号の周期
の約−程度あれば十分であり、抵抗およびコンデンサの
精度は要求されず、抵抗およびコンデンサを選定する必
要がない。
本発明によれば、積分回路の時定数を小さくすることが
できるために、パルス検出回路の検出速度を向上させ、
しかも、信頼性の向上を図ることができるという効果が
ある。
できるために、パルス検出回路の検出速度を向上させ、
しかも、信頼性の向上を図ることができるという効果が
ある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の回路の各部動作波形図、第３図は従来のパルス検出
回路を示す回路図、第４図は第３図の回路の各部動作波
形図である。
図の回路の各部動作波形図、第３図は従来のパルス検出
回路を示す回路図、第４図は第３図の回路の各部動作波
形図である。
Claims (1)
- １次側巻線に入力されたデータを２次側巻線へ出力する
伝送トランスと、該トランスの２次側巻線出力を全波整
流する全波整流回路と、該全波整流回路の出力レベルを
シフトさせるバイアス電圧設定手段と、該手段によつて
バイアス電圧の付与された前記全波整流回路の出力電圧
を積分する積分回路と、該積分回路の出力電圧を波形整
形する波形整形回路とを具備することを特徴とするパル
ス検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12244985A JPS61281616A (ja) | 1985-06-07 | 1985-06-07 | パルス検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12244985A JPS61281616A (ja) | 1985-06-07 | 1985-06-07 | パルス検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61281616A true JPS61281616A (ja) | 1986-12-12 |
Family
ID=14836118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12244985A Pending JPS61281616A (ja) | 1985-06-07 | 1985-06-07 | パルス検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61281616A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0687065A2 (en) * | 1994-06-06 | 1995-12-13 | Ramtron International Corporation | Noise and glitch suppressing filter with feedback |
-
1985
- 1985-06-07 JP JP12244985A patent/JPS61281616A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0687065A2 (en) * | 1994-06-06 | 1995-12-13 | Ramtron International Corporation | Noise and glitch suppressing filter with feedback |
| EP0687065A3 (en) * | 1994-06-06 | 1996-12-11 | Ramtron Int Corp | Noise impulse suppression filter with feedback |
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