JPH023316B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は多層電極の形成方法、特に電極間の絶
縁層に形成されたピンホールが該電極間を短絡さ
せる障害の除去に関する。

(b) 技術の背景 回路基板の表面に第１の電極を被着し、その上
に絶縁層を被着したのち、その上に第２の電極を
被着してなる多層電極は、サーマルヘツドの発熱
体素子に接続されるクロスオーバー配線や、表示
電極と駆動電極とが絶縁スペーサを介して対向す
るプラズマデイスプレイパネル等に利用されてい
る。

(c) 従来技術と問題点 第１図は上記多層電極の構成例を示す側断面図
であり、１はアルミナ等にてなるグレーズド基板
（回路基板）、２は基板１の上面に被着された下部
電極（第１の電極）、３は下部電極２の上面に被
着された絶縁層、４は絶縁層３の上面に被着され
た上部電極（第２の電極）を示す。

このように構成された多層電極において、蒸着
や印刷等の手段により被着された絶縁層３にピン
ホールができると、上部電極４は該ピンホールを
埋めて被着されるため、下部電極２と上部電極４
とが短絡される。そこで従来は、前記ピンホール
を予防するため絶縁層を厚くしたり、上部電極４
を被着したのちピンホール近傍の上部電極４を部
分的に溶去していた。

しかし、絶縁層３を厚くする方法はその厚さが
任意に設定できないため、例えば表示電極と駆動
電極とが絶縁スペーサを介して容量結合されるプ
ラズマデイスプレイパネルの合理的製造方法が妨
げられるとともに、ピンホールによる短絡部を溶
去する方法は該短絡部の検出及び修正（部分溶
去）に時間が掛るという欠点があつた。

(d) 発明の目的 本発明の目的は、上記問題点を除去した多層電
極の形成方法を提供することである。

(e) 発明の構成 上記目的は、絶縁膜を介して対向する１対の箔
状電極間に適当な電圧を印加すると、ピンホール
などの導通部周辺で微小の電極部分が溶去され電
気的導通のなくなることを利用し、回路基板の表
面に第１の電極パターンを被着しその上に絶縁層
を被着したのち、その上に蒸着等の手段を用いて
除々に厚く被着される第２の電極パターンが、前
記第１の電極パターンとの間に適当な電圧を印加
させながら被着されることを特徴とする多層電極
形成方法により達成される。

(f) 発明の実施例 以下に、図面を用いて本発明方法の実施例を説
明する。

第２図は本発明方法の一実施例に係わる多層電
極を形成させる主要工程を工程順に示した側断面
図であり、１１はセラミツク等にてなるグレーズ
ド基板（回路基板）、１２は基板１１の上面に被
着された下部電極（第１の電極）、１３は基板１
１の上面に被着された補助電極、１４は絶縁層、
１５は絶縁層１４に形成されたピンホール、１６
は定電圧直流電源、１７は蒸着マスク、１８はマ
スク１７にあけられたパターン形成用の透孔、１
９は上部電極（第２の電極）、２０は上部電極１
９に溶去形成された透孔を示す。

第２図イにおいて、基板１１の上面にはマスク
蒸着又はエツチング等の手段により下部電極１２
と、補助電極１３とが同時に形成される。

次いで第２図ロに示す如く、ピンホール１５の
形成された絶縁層１４は、下部電極１２と補助電
極１３との対向間隙を埋め、かつ下部電極１２と
補助電極１３それぞれの一部分が露呈するよう
に、蒸着又は印刷等の手段で被着される。

次いで第２図ハに示す如く、下部電極１２と補
助電極１３を電源１６に接続し蒸着マスク１７を
重ねる。

その結果、マスク１７の透孔１８により蒸着形
成される上部電極１９は第２図ニに示す如く、絶
縁層１４を介して下部電極１２に対向しその一部
分が補助電極１３に積層されるとともに該蒸着に
際して下部電極１２と形成中の上部電極２０との
間には電源１６の電圧が常時印加されることにな
る。そこで、前記電圧を例えば絶縁層１４の耐電
圧にセツトし、上部電極１９をゆつくりと所要厚
さに蒸着させたとき、ピンホール１５などにより
耐電圧が前記セツト電圧（例えば100V）より低
い場所では、絶縁破壊を起し電流が集中的に流れ
る。その結果、該絶縁破壊部周辺で蒸着膜が溶断
して導通がなくなる。

ただし、上部電極１９の形成過程で発生する前
記溶断は、ピンホール１５の如く１回で絶縁破壊
の原因となる欠陥が除去されないと繰返し発生
し、例えば直径約10μmのピンホール１５では直
径約20μmの孔２０が上部電極１９に形成される。

その結果、上部電極１９の形成とその下地層で
ある絶縁層の欠陥部修正とが同時に完成し、前記
印加電圧に対する耐電圧を有する多層電極が作成
される。

なお、前記工程で形成された上部電極１９は、
最終的に極めて薄い蒸着膜が絶縁層１４の欠陥部
を覆う高抵抗部の残ることがあるが、このような
薄膜は電極１９を薄くエツチングする、又は前記
印加電圧より高い電圧を印加させることにより、
容易に溶去することができる。

また、上記実施例ではマスク蒸着法により上部
電極１９を形成しているが、本発明はその形成方
法に限定されず、スパツタ法や気相成長法の如く
膜厚が除々に厚くできる方法のすべてが適用され
るとともに、マスクを直接的に使用しないリスト
オフ法でパターン形成させる際にも適用されるこ
と、及び電圧印加を間欠的に行なつてもよいこと
を付記する。

(g) 発明の効果 以上説明した如く本発明方法によれば、厚さ方
向に対向する電極用の絶縁層の厚さを該絶縁層に
発生する欠陥の可能性と無関係に設定可能であ
り、かつその欠陥が上部電極（第２の電極）を形
成させるのと同時に修正されるため、多層電極の
薄形化及び所望に容量結合される多層電極の作成
を溶易化し、かつ製造歩留りの向上と製造工数の
削減を果し得た効果は大きい。

【図面の簡単な説明】

第１図は多層電極の従来の構成例を示す側断面
図、第２図は本発明方法の一実施例に係わる多層
電極を形成させる主要工程を工程順に示した側断
面図である。 図中において、１，１１はグレーズド基板（回
路基板）、２，１２は下部電極（第１の電極）、
３，１４は絶縁層、４，１９は上部電極（第２の
電極）、１３は補助電極、１６は電源を示す。

Claims (1)

1. 【特許請求の範囲】 １ 回路基板の表面に第１の電極パターンを被着
   しその上に絶縁層を被着したのち、その上に蒸着
   等の手段を用いて除々に厚く被着される第２の電
   極パターンが、前記第１の電極パターンとの間に
   適当な電圧を印加させながら被着されることを特
   徴とする多層電極形成方法。 ２ 前記基板の表面に前記第１の電極パターンと
   補助電極パターンとを被着し、その上に少なくと
   も前記補助電極パターンの一部分が露呈する前記
   絶縁層を被着したのち、前記第１の電極と前記補
   助電極とに適当な電圧を印加させながら、一部分
   が前記補助電極の露呈部に掛る前記第２の電極パ
   ターンを前記絶縁層の上に被着させることを特徴
   とする前記特許請求の範囲第１項に記載した多層
   電極形成方法。