JPH0232592B2 - - Google Patents
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- JPH0232592B2 JPH0232592B2 JP54161869A JP16186979A JPH0232592B2 JP H0232592 B2 JPH0232592 B2 JP H0232592B2 JP 54161869 A JP54161869 A JP 54161869A JP 16186979 A JP16186979 A JP 16186979A JP H0232592 B2 JPH0232592 B2 JP H0232592B2
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- pulse
- shutter
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- 230000010354 integration Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 4
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 4
- 101000822028 Homo sapiens Solute carrier family 28 member 3 Proteins 0.000 description 3
- 102100021470 Solute carrier family 28 member 3 Human genes 0.000 description 3
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Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03B—APPARATUS OR ARRANGEMENTS FOR TAKING PHOTOGRAPHS OR FOR PROJECTING OR VIEWING THEM; APPARATUS OR ARRANGEMENTS EMPLOYING ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ACCESSORIES THEREFOR
- G03B17/00—Details of cameras or camera bodies; Accessories therefor
- G03B17/18—Signals indicating condition of a camera member or suitability of light
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electric Status Of Batteries (AREA)
- Measuring Instrument Details And Bridges, And Automatic Balancing Devices (AREA)
- Measurement Of Current Or Voltage (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はバツテリーチエツカーに関するもので
ある。
ある。
従来、バツテリーチエツカーとしては、電源電
圧をＶ−ｆ変換し、該Ｖ−ｆ変換された周波数の
パルスによりLED等の表示手段を駆動し、その
点滅周期により電源電圧を表示するものが知られ
ている。しかしながら、該方法は電源電圧を直接
Ｖ−ｆ変換しているため、点滅周期が電源電圧に
対してリニヤーに変化し、電源電圧の微少な変化
を明確に表示し得なかつた。この問題を解決する
ために電源電圧を伸長し、該伸長された電圧をＶ
−ｆ変換することにより、電源電圧の微少な変化
に対する点滅周期の変化巾を増大する方法が考え
られる。しかしながら該方法によると、電源電圧
自体をアナログ的に伸長するアナログ伸長素子を
必要とし、その伸長特性が温度等に影響され、高
精度の伸長動作が実行出来ず不都合であつた。
圧をＶ−ｆ変換し、該Ｖ−ｆ変換された周波数の
パルスによりLED等の表示手段を駆動し、その
点滅周期により電源電圧を表示するものが知られ
ている。しかしながら、該方法は電源電圧を直接
Ｖ−ｆ変換しているため、点滅周期が電源電圧に
対してリニヤーに変化し、電源電圧の微少な変化
を明確に表示し得なかつた。この問題を解決する
ために電源電圧を伸長し、該伸長された電圧をＶ
−ｆ変換することにより、電源電圧の微少な変化
に対する点滅周期の変化巾を増大する方法が考え
られる。しかしながら該方法によると、電源電圧
自体をアナログ的に伸長するアナログ伸長素子を
必要とし、その伸長特性が温度等に影響され、高
精度の伸長動作が実行出来ず不都合であつた。
本発明はこの点に鑑みなされたもので、電源電
圧をアナログ−デジタル変換し、該アナログ−デ
ジタル変換出力をデジタル伸長回路によりデジタ
ル伸長し、該伸長出力により表示素子を駆動する
ことにより上述の欠点を解決するとともに上記デ
ジタル伸長回路として電子シヤツター露出制御用
の伸長回路を兼用したカメラのバツテリーチエツ
カーを提供するものである。
圧をアナログ−デジタル変換し、該アナログ−デ
ジタル変換出力をデジタル伸長回路によりデジタ
ル伸長し、該伸長出力により表示素子を駆動する
ことにより上述の欠点を解決するとともに上記デ
ジタル伸長回路として電子シヤツター露出制御用
の伸長回路を兼用したカメラのバツテリーチエツ
カーを提供するものである。
次いで、本発明に係るバツテリーチエツカーに
ついて説明する。第１図は本発明に係るチエツカ
ーの原理的な構成を示す回路図である。該第１図
において、点線で囲んだ部分１は電源電圧をデジ
タル値に変換するアナログ−デジタル変換器で、
該実施例では所定の一定時間アンプA1からの電
源電圧をアンプA3、コンデンサーC1から構成さ
れるミラー積分器にて積分し、その後アンプA2
からの基準電圧Vrefをミラー積分器で逆積分し、
該逆積分動作時間の間にクロツクパルスを計数す
ることにより電源電圧をデジタル値に変換する所
謂二重積分型アナログ−デジタル変換器を示して
いる。該変換器１においてR1，R2は電源電圧
Vbatが印加されるブリーダー抵抗で、該ブリーダ
ー抵抗の出力はバツフアーアンプA1を介してミ
ラー積分器を構成するアンプA3に入力されてい
る。A2は基準電圧Vrefが入力されるバツフアーア
ンプで、該アンプA2の出力は前記ミラー積分器
を構成するアンプA3に入力されている。C1は前
記アンプA3と共にミラー積分器を構成するコン
デンサーで、該ミラー積分器の出力は一方の入力
端（＋）に基準電圧Vcが印加されているコンパ
レーターCOMP1の他方の入力端（−）に印加さ
れている。CNT3は７ビツトカウンターで、該カ
ウンターはクロツクパルス発振器Ａ／Ｄ CLK
からのパルスを計数し、所定の一定時間、前記ア
ンプA1の出力をミラー積分器に伝えるためのタ
イマー機能及びアナログ−デジタル変換時のパル
スを計数する計数機能を有している。FF0はナン
ドゲートG1，G2から成るフリツプフロツプで、
カウンターCNT3により規制される一定時間の間
アンプA1の出力をミラー積分器に入力すると共
に、該一定時間の後アンプA2の出力をミラー積
分器に入力する切換回路を構成している。FF1，
FF2はフリツプフロツプで、これらのフリツプフ
ロツプは前記コンパレーターCOMP1の出力に応
答してカウンターCNT3の内容をラツチ回路L1ラ
ツチさせると共にカウンターCNT3をリセツトす
る機能を有している。該アナログ−デジタル変換
器１により変換されたデジタル値と電源電圧との
関係は第２図ａに示されている。点線で囲んだ回
路部２はデジタル伸長回路を示している。該伸長
回路は前記アナログ−デジタル変換値に基づい
て、２倍系列で変化する周期のパルスを選択する
ことにより、デジタル値の等差的変化を周期の等
比的変化に変換することよりデジタル伸長を行な
うものである。該回路２において、DECはその
入力端Ａ〜Ｄを前記ラツチ回路L1の出力端１〜
８と接続するデコーダーである。該デコーダーは
入力端Ａ〜Ｄに入力されるデジタル値に基づい
て、所定の出力端から“１”信号を出力する。
SGはナンドゲートN0〜N16、NAから構成される
セレクトゲートである。該セレクトゲートを構成
するナンドゲートN0はその一方の入力端をデコ
ーダーDECの出力端０と接続すると共に他方の
入力端を後述する分周器CNT1の出力端Q1と接続
し、デコーダーDECの出力端０からの“１”信
号に応答して分周器CNT1の出力端Q1からのパル
スを出力する。又、ナンドゲートN1〜N15もナン
ドゲートN0と同様にその入力端をデコーダー
DECの所定の出力端及び分周器CNT1の所定の出
力端と接続し、デコーダーの出力に基づいて、分
周器CNT1の所定の出力端を選択し、選択された
出力端からのパルスを出力する。前記分周器
CNT1を有するクロツクパルスを発生するクロツ
クパルス発生器CPからのパルスを分周し、その
出力端Q1〜Q16から、それぞれ2T1、22T1、
23T1、24T1、25T1、26T1、27T1、28T1、29T1、
210T1、211T1、212T1、213T1、214T1、215T1、
216T1の周期を有するパルスを出力する。CNT2
は４ビツトの分周器で、該分周器はセレクトゲー
トからの出力パルスの周期を８倍し、バツフアー
アンプBuF1を介して発音体SSを駆動するための
ものである。該発音体SSは分周器CNT2の出力パ
ルス期間可聴周成のパルスにて発音するものであ
る。尚、これらとラツチL1の出力とデコーダー
DECの出力との関係、デコーダーDECの出力と
選択されるゲートとの関係、選択されたゲートと
セレクトゲートからの出力パルスの周期との関係
及び電源電圧とラツチL1の出力との関係は第２
図ｂに示されている。
ついて説明する。第１図は本発明に係るチエツカ
ーの原理的な構成を示す回路図である。該第１図
において、点線で囲んだ部分１は電源電圧をデジ
タル値に変換するアナログ−デジタル変換器で、
該実施例では所定の一定時間アンプA1からの電
源電圧をアンプA3、コンデンサーC1から構成さ
れるミラー積分器にて積分し、その後アンプA2
からの基準電圧Vrefをミラー積分器で逆積分し、
該逆積分動作時間の間にクロツクパルスを計数す
ることにより電源電圧をデジタル値に変換する所
謂二重積分型アナログ−デジタル変換器を示して
いる。該変換器１においてR1，R2は電源電圧
Vbatが印加されるブリーダー抵抗で、該ブリーダ
ー抵抗の出力はバツフアーアンプA1を介してミ
ラー積分器を構成するアンプA3に入力されてい
る。A2は基準電圧Vrefが入力されるバツフアーア
ンプで、該アンプA2の出力は前記ミラー積分器
を構成するアンプA3に入力されている。C1は前
記アンプA3と共にミラー積分器を構成するコン
デンサーで、該ミラー積分器の出力は一方の入力
端（＋）に基準電圧Vcが印加されているコンパ
レーターCOMP1の他方の入力端（−）に印加さ
れている。CNT3は７ビツトカウンターで、該カ
ウンターはクロツクパルス発振器Ａ／Ｄ CLK
からのパルスを計数し、所定の一定時間、前記ア
ンプA1の出力をミラー積分器に伝えるためのタ
イマー機能及びアナログ−デジタル変換時のパル
スを計数する計数機能を有している。FF0はナン
ドゲートG1，G2から成るフリツプフロツプで、
カウンターCNT3により規制される一定時間の間
アンプA1の出力をミラー積分器に入力すると共
に、該一定時間の後アンプA2の出力をミラー積
分器に入力する切換回路を構成している。FF1，
FF2はフリツプフロツプで、これらのフリツプフ
ロツプは前記コンパレーターCOMP1の出力に応
答してカウンターCNT3の内容をラツチ回路L1ラ
ツチさせると共にカウンターCNT3をリセツトす
る機能を有している。該アナログ−デジタル変換
器１により変換されたデジタル値と電源電圧との
関係は第２図ａに示されている。点線で囲んだ回
路部２はデジタル伸長回路を示している。該伸長
回路は前記アナログ−デジタル変換値に基づい
て、２倍系列で変化する周期のパルスを選択する
ことにより、デジタル値の等差的変化を周期の等
比的変化に変換することよりデジタル伸長を行な
うものである。該回路２において、DECはその
入力端Ａ〜Ｄを前記ラツチ回路L1の出力端１〜
８と接続するデコーダーである。該デコーダーは
入力端Ａ〜Ｄに入力されるデジタル値に基づい
て、所定の出力端から“１”信号を出力する。
SGはナンドゲートN0〜N16、NAから構成される
セレクトゲートである。該セレクトゲートを構成
するナンドゲートN0はその一方の入力端をデコ
ーダーDECの出力端０と接続すると共に他方の
入力端を後述する分周器CNT1の出力端Q1と接続
し、デコーダーDECの出力端０からの“１”信
号に応答して分周器CNT1の出力端Q1からのパル
スを出力する。又、ナンドゲートN1〜N15もナン
ドゲートN0と同様にその入力端をデコーダー
DECの所定の出力端及び分周器CNT1の所定の出
力端と接続し、デコーダーの出力に基づいて、分
周器CNT1の所定の出力端を選択し、選択された
出力端からのパルスを出力する。前記分周器
CNT1を有するクロツクパルスを発生するクロツ
クパルス発生器CPからのパルスを分周し、その
出力端Q1〜Q16から、それぞれ2T1、22T1、
23T1、24T1、25T1、26T1、27T1、28T1、29T1、
210T1、211T1、212T1、213T1、214T1、215T1、
216T1の周期を有するパルスを出力する。CNT2
は４ビツトの分周器で、該分周器はセレクトゲー
トからの出力パルスの周期を８倍し、バツフアー
アンプBuF1を介して発音体SSを駆動するための
ものである。該発音体SSは分周器CNT2の出力パ
ルス期間可聴周成のパルスにて発音するものであ
る。尚、これらとラツチL1の出力とデコーダー
DECの出力との関係、デコーダーDECの出力と
選択されるゲートとの関係、選択されたゲートと
セレクトゲートからの出力パルスの周期との関係
及び電源電圧とラツチL1の出力との関係は第２
図ｂに示されている。
次いで、該第１図実施例の動作について説明す
る。今、第３図の時点t1にて不図示のチエツクス
イツチをオンとするとパワーアツプクリヤー回路
PUCからパワーアツプクリヤーパルス（第３図
ａ）が出力され、該パルスによりフリツプフロツ
プFF1〜FF2及びカウンターCNT3、分周器CNT1
がリセツトされる。又、該クリヤーパルスがイン
バータI3を介してフリツプフロツプFF0のナンド
ゲートに入力し、ナンドゲートG1が第３図ｂの
如く“１”信号を出力する。一方上述の如くカウ
ンターCNT3はリセツトされているため、ナンド
ゲートG3は“１”信号を出力しており、該ゲー
トG3からの“１”信号とゲートG1からの“１”
信号がゲートG2に入力する。このためゲートG2
はロウレベル信号（以下“０”信号と称す。）を
出力し、該“０”信号によりゲートG1は“１”
信号を保持しフリツプフロツプFF0の状態が決定
される。この様にしてフリツプフロツプの状態が
決定されると、該ゲートG1からの“１”信号が
インバーターI1を介して“０”信号としてアンプ
A1のイネーブル端子ENに入力するためアンプA1
が作動し、該アンプの出力がミラー積分器の入力
端に入力する。このため、ミラー積分器は第３図
ｃの如くアンプA1の出力の積分動作を開始する。
一方、カウンターCNT3はパワーアツプクリヤー
パルスによりリセツトされた後、パルス発振器
Ａ／Ｄ CLKからのパルスを計数しており、該
計数値が41となると、カウンターCNT3の出力端
１、８、32が共に“１”信号を出力する。即ち時
点t1からカウンターCNT3が41パルスカウントす
るのに要する一定時間Tp（第３図ｅ）後の時点t2
にてカウンターCNT3の出力端１、８、32から
“１”信号が出力される。このためナンドゲート
G3は時点t2にて“０”信号を出力し、ナンドゲー
トG2の−入力端に該“０”信号を伝え、ゲート
G2が“１”信号を出力する。該ゲートG2の出力
端はナンドゲートG1の−入力端に接続している
と共に、該ゲートG1の他の入力端はそれぞれイ
ンバーターI2，I3を介してコンパレーター
COMP1及びパワーアツプクリヤー回路PUCと接
続しており、パワーアツプクリヤー回路及びコン
パレーターは第３図ａ，ｄの如く時点t2には
“０”信号を出力しているため、ゲートG1は第
３図ｂの如くゲートG2の“１”信号に応答して
時点t2にて“０”信号を出力する。このため、イ
ンバーターI1を介して“１”信号がアンプA1のイ
ネーブル端子ENに伝わり、該アンプA1は不作動
となり、ミラー積分回路による積分動作が時点t2
にて終了する。即ち時点t1から時点t2までの一定
時間TpアンプA1の出力は積分される。この様に
して時点t2にて一定時間Tpの間のアンプA1の出
力が積分され、アンプA1の積分が終了するとア
ンプA2の出力の逆積分が開始される。即ち、上
述の如くして時点t2にてゲートG1は“０”信号を
出力するので、アンプA2のイネーブル端子ENに
は時点t2以後“０”信号が印加され、アンプA2が
時点t2以後作動状態となり、アンプA2の出力がミ
ラー積分器に入力する。該アンプA2の出力は基
準電圧Vrefに相応していると共に該Vrefは第３図
ｃの如くアンプA1の出力に対して電圧Vcを基準
として逆極性の電位に設定されているため、ミラ
ー積分器は時点t2以後第３図ｃの如くアンプA2の
出力を逆積分する。又一方上述の如く時点t2にて
ゲートG2が“１”信号を出力するため、ワンシ
ヨツト回路ON1が時点t2にて作動し、パルスを発
生し、該パルスがオアゲートOR1を介してカウン
ターCNT3に入力し、カウンターCNT3は時点t2
にてリセツトされる。このため、カウンター
CNT3は時点t2にて逆積分動作が開始されるのと
同期して、初期状態からクロツクパルス発振器
Ａ／Ｄ CLKからのパルスをカウントする。こ
の様にしてミラー積分器の逆積分動作及びカウン
ターのカウント動作が開始された後、ミラー積分
器の出力は第３図ｃの如く低下して行き、ミラー
積分器の出力が基準電圧Vcに達した時点t3にて
コンパレーターCOMP1の出力が第３図ｄの如く
反転し、COMP1は“１”信号を出力する。該
COMP1からの“１”信号はフリツプフロツプ
FF1に伝わり、フリツプフロツプFF1がセツトさ
れ、フリツプフロツプFF1のセツト出力によりラ
ツチ回路L1が作動し、カウンターCNT3のカウン
ト値をラツチし、ラツチ回路L1に電源電圧VBatに
相応したデジタル値が記憶される。即ち、上述の
如くミラー積分器によるアンプA1の出力の積分
動作は一定時間Tpの間実行されると共にアンプ
A1の出力は電源電圧VBatに相応しているため、
時点t2のミラー積分器の出力レベルは電源電圧に
相応した値を示す。又逆積分動作はアンプA2の
出力即ち、基準電圧Vrefに基づいて行なわれるた
め、逆積分動作時におけるミラー積分器の出力は
一定の傾きで減少する。このため、逆積分動作に
よりミラー積分器の出力が基準電圧Vcに達する
までの時間Tp′は電源電圧に相応した時間とな
り、該時間Tp′にてカウンターCNT3にカウント
されたカウント値がラツチ回路L1にラツチされ
るので、ラツチ回路L1には電源電圧VBatに相応し
たデジタル値が記憶される。この様にしてラツチ
回路L1に電源電圧VBatに相応したデジタル値が記
憶されると、デコーダーDECはラツチ回路L1の
出力に応じて所定の−出力端から“１”信号を出
力し、所定のナンドゲートを選択し、該選択され
たナンドゲートからの出力パルスに応じた周波数
にて発音体SSを駆動し、電源電圧値を発音周期
にて表示する。即ち、今電源電圧VBatが0.1Vであ
るとするとカウンターCNT3にカウントされたア
ナログ−デジタル変換値は第２図ａの如くにな
る。このためラツチ回路L1の出力は第２図ｂの
如く“０、０、０、０”となりデコーダーDEC
は出力端０から“１”信号を出力し、該“１”信
号をナンドゲートNOに伝える。このため、ナン
ドゲートN0が選択され、該ゲートに接続されて
いる分周器CNT1の出力端Q1からの出力パルスを
ナンドゲートNAを介してカウンターCNT2に伝
える。該分周器CNT1は前述の如く周期T1のパル
スを分周しているため、Q1出力端からの出力パ
ルスの周期は2T1となり、該2T1の周期のパルス
に応じた周期にて発音体SSは駆動されることと
なる。又、電源電圧VBatが0.2Vの場合はアナログ
−デジタル変換値が第２図ａの如くなるため、デ
コーダーDECの出力端１から“１”信号が出力
される。このためナンドゲートN1が選択され、
該ゲートN1と接続されている分周器CNT1の出
力端Q2の出力パルスに基づいて発音体が駆動さ
れる。該出力端Q2の出力ば22T1の周期のパルス
であるため、この場合は22T1の周期にて発音体
が駆動される。以下電源電圧が0.1V変化するご
とに第２図の如くセレクトゲートSGからの出力
パルスが倍数系列で変化し発音体の発音周期が決
定される。この様に本発明にあつては、電源電圧
の0.1Vずつの等差変化を周波数の等比変化に変
換して発音体を駆動するため電源電圧の微少変化
に対しても明確に発音周期の変化として表示する
ことが出来るものである。第４図は本発明に係る
バツテリーチエツカーをカメラの電子シヤツター
回路に適用した場合の実施例を示回路図である。
第４図において第１図実施例と同一の構成部には
同一記号が附してある。該第４図回路において
RV1は不図示のシヤツターダイヤルを連動してプ
リセツトしたシヤツター秒時に相応した抵抗値を
示す可変抵抗、A4は可変抵抗RV1の出力端とそ
の入力端を接続するバツフアーアンプで、該アン
プA4はプリセツトしたシヤツター秒時のアペツ
クス値Tvに相応した出力を発生する。G4，G5，
I4はモードセレクトゲートを構成するナンドゲー
ト及びインバーターで、モードセレクトスイツチ
SW1によりバツテリーチエツクモードが選択され
た際にはゲートG4から“１”信号を出力しアン
プA4を不作動とすると共に露出制御モードが選
択された際にはゲートG5から“１”信号を出力
しアンプA1を不作動となす。G6，G7，I5は第２
のモードセレクトゲートを構成するアンドゲー
ト、ナンドゲート及びインバーターで、スイツチ
SW1によりバツテリーチエツクモードが選択され
た際には、後述の一致回路CDCの出力とは無関
係にゲートG7から“１”信号を出力させ、トラ
ンジスターTrをオン状態に保持させ、シヤツタ
ー後幕保持用マグネツトMGを作動状態に保持す
るためのものである。SW2はシヤツター先幕の走
行によりオンとなるカウントスイツチ、ON2は
ワンシヨツト回路である。一致回路CDCはエク
スクルシブノアゲートex1〜ex3及びアンドゲート
AN1から構成されている。該第４図実施例は第
１図の伸長回路として露出制御用の伸長回路を兼
用し、バツテリーチエツカー用に特別な伸長回路
を設けることなく、第１図は同一の効果を奏する
チエツカー回路を提供するものである。
る。今、第３図の時点t1にて不図示のチエツクス
イツチをオンとするとパワーアツプクリヤー回路
PUCからパワーアツプクリヤーパルス（第３図
ａ）が出力され、該パルスによりフリツプフロツ
プFF1〜FF2及びカウンターCNT3、分周器CNT1
がリセツトされる。又、該クリヤーパルスがイン
バータI3を介してフリツプフロツプFF0のナンド
ゲートに入力し、ナンドゲートG1が第３図ｂの
如く“１”信号を出力する。一方上述の如くカウ
ンターCNT3はリセツトされているため、ナンド
ゲートG3は“１”信号を出力しており、該ゲー
トG3からの“１”信号とゲートG1からの“１”
信号がゲートG2に入力する。このためゲートG2
はロウレベル信号（以下“０”信号と称す。）を
出力し、該“０”信号によりゲートG1は“１”
信号を保持しフリツプフロツプFF0の状態が決定
される。この様にしてフリツプフロツプの状態が
決定されると、該ゲートG1からの“１”信号が
インバーターI1を介して“０”信号としてアンプ
A1のイネーブル端子ENに入力するためアンプA1
が作動し、該アンプの出力がミラー積分器の入力
端に入力する。このため、ミラー積分器は第３図
ｃの如くアンプA1の出力の積分動作を開始する。
一方、カウンターCNT3はパワーアツプクリヤー
パルスによりリセツトされた後、パルス発振器
Ａ／Ｄ CLKからのパルスを計数しており、該
計数値が41となると、カウンターCNT3の出力端
１、８、32が共に“１”信号を出力する。即ち時
点t1からカウンターCNT3が41パルスカウントす
るのに要する一定時間Tp（第３図ｅ）後の時点t2
にてカウンターCNT3の出力端１、８、32から
“１”信号が出力される。このためナンドゲート
G3は時点t2にて“０”信号を出力し、ナンドゲー
トG2の−入力端に該“０”信号を伝え、ゲート
G2が“１”信号を出力する。該ゲートG2の出力
端はナンドゲートG1の−入力端に接続している
と共に、該ゲートG1の他の入力端はそれぞれイ
ンバーターI2，I3を介してコンパレーター
COMP1及びパワーアツプクリヤー回路PUCと接
続しており、パワーアツプクリヤー回路及びコン
パレーターは第３図ａ，ｄの如く時点t2には
“０”信号を出力しているため、ゲートG1は第
３図ｂの如くゲートG2の“１”信号に応答して
時点t2にて“０”信号を出力する。このため、イ
ンバーターI1を介して“１”信号がアンプA1のイ
ネーブル端子ENに伝わり、該アンプA1は不作動
となり、ミラー積分回路による積分動作が時点t2
にて終了する。即ち時点t1から時点t2までの一定
時間TpアンプA1の出力は積分される。この様に
して時点t2にて一定時間Tpの間のアンプA1の出
力が積分され、アンプA1の積分が終了するとア
ンプA2の出力の逆積分が開始される。即ち、上
述の如くして時点t2にてゲートG1は“０”信号を
出力するので、アンプA2のイネーブル端子ENに
は時点t2以後“０”信号が印加され、アンプA2が
時点t2以後作動状態となり、アンプA2の出力がミ
ラー積分器に入力する。該アンプA2の出力は基
準電圧Vrefに相応していると共に該Vrefは第３図
ｃの如くアンプA1の出力に対して電圧Vcを基準
として逆極性の電位に設定されているため、ミラ
ー積分器は時点t2以後第３図ｃの如くアンプA2の
出力を逆積分する。又一方上述の如く時点t2にて
ゲートG2が“１”信号を出力するため、ワンシ
ヨツト回路ON1が時点t2にて作動し、パルスを発
生し、該パルスがオアゲートOR1を介してカウン
ターCNT3に入力し、カウンターCNT3は時点t2
にてリセツトされる。このため、カウンター
CNT3は時点t2にて逆積分動作が開始されるのと
同期して、初期状態からクロツクパルス発振器
Ａ／Ｄ CLKからのパルスをカウントする。こ
の様にしてミラー積分器の逆積分動作及びカウン
ターのカウント動作が開始された後、ミラー積分
器の出力は第３図ｃの如く低下して行き、ミラー
積分器の出力が基準電圧Vcに達した時点t3にて
コンパレーターCOMP1の出力が第３図ｄの如く
反転し、COMP1は“１”信号を出力する。該
COMP1からの“１”信号はフリツプフロツプ
FF1に伝わり、フリツプフロツプFF1がセツトさ
れ、フリツプフロツプFF1のセツト出力によりラ
ツチ回路L1が作動し、カウンターCNT3のカウン
ト値をラツチし、ラツチ回路L1に電源電圧VBatに
相応したデジタル値が記憶される。即ち、上述の
如くミラー積分器によるアンプA1の出力の積分
動作は一定時間Tpの間実行されると共にアンプ
A1の出力は電源電圧VBatに相応しているため、
時点t2のミラー積分器の出力レベルは電源電圧に
相応した値を示す。又逆積分動作はアンプA2の
出力即ち、基準電圧Vrefに基づいて行なわれるた
め、逆積分動作時におけるミラー積分器の出力は
一定の傾きで減少する。このため、逆積分動作に
よりミラー積分器の出力が基準電圧Vcに達する
までの時間Tp′は電源電圧に相応した時間とな
り、該時間Tp′にてカウンターCNT3にカウント
されたカウント値がラツチ回路L1にラツチされ
るので、ラツチ回路L1には電源電圧VBatに相応し
たデジタル値が記憶される。この様にしてラツチ
回路L1に電源電圧VBatに相応したデジタル値が記
憶されると、デコーダーDECはラツチ回路L1の
出力に応じて所定の−出力端から“１”信号を出
力し、所定のナンドゲートを選択し、該選択され
たナンドゲートからの出力パルスに応じた周波数
にて発音体SSを駆動し、電源電圧値を発音周期
にて表示する。即ち、今電源電圧VBatが0.1Vであ
るとするとカウンターCNT3にカウントされたア
ナログ−デジタル変換値は第２図ａの如くにな
る。このためラツチ回路L1の出力は第２図ｂの
如く“０、０、０、０”となりデコーダーDEC
は出力端０から“１”信号を出力し、該“１”信
号をナンドゲートNOに伝える。このため、ナン
ドゲートN0が選択され、該ゲートに接続されて
いる分周器CNT1の出力端Q1からの出力パルスを
ナンドゲートNAを介してカウンターCNT2に伝
える。該分周器CNT1は前述の如く周期T1のパル
スを分周しているため、Q1出力端からの出力パ
ルスの周期は2T1となり、該2T1の周期のパルス
に応じた周期にて発音体SSは駆動されることと
なる。又、電源電圧VBatが0.2Vの場合はアナログ
−デジタル変換値が第２図ａの如くなるため、デ
コーダーDECの出力端１から“１”信号が出力
される。このためナンドゲートN1が選択され、
該ゲートN1と接続されている分周器CNT1の出
力端Q2の出力パルスに基づいて発音体が駆動さ
れる。該出力端Q2の出力ば22T1の周期のパルス
であるため、この場合は22T1の周期にて発音体
が駆動される。以下電源電圧が0.1V変化するご
とに第２図の如くセレクトゲートSGからの出力
パルスが倍数系列で変化し発音体の発音周期が決
定される。この様に本発明にあつては、電源電圧
の0.1Vずつの等差変化を周波数の等比変化に変
換して発音体を駆動するため電源電圧の微少変化
に対しても明確に発音周期の変化として表示する
ことが出来るものである。第４図は本発明に係る
バツテリーチエツカーをカメラの電子シヤツター
回路に適用した場合の実施例を示回路図である。
第４図において第１図実施例と同一の構成部には
同一記号が附してある。該第４図回路において
RV1は不図示のシヤツターダイヤルを連動してプ
リセツトしたシヤツター秒時に相応した抵抗値を
示す可変抵抗、A4は可変抵抗RV1の出力端とそ
の入力端を接続するバツフアーアンプで、該アン
プA4はプリセツトしたシヤツター秒時のアペツ
クス値Tvに相応した出力を発生する。G4，G5，
I4はモードセレクトゲートを構成するナンドゲー
ト及びインバーターで、モードセレクトスイツチ
SW1によりバツテリーチエツクモードが選択され
た際にはゲートG4から“１”信号を出力しアン
プA4を不作動とすると共に露出制御モードが選
択された際にはゲートG5から“１”信号を出力
しアンプA1を不作動となす。G6，G7，I5は第２
のモードセレクトゲートを構成するアンドゲー
ト、ナンドゲート及びインバーターで、スイツチ
SW1によりバツテリーチエツクモードが選択され
た際には、後述の一致回路CDCの出力とは無関
係にゲートG7から“１”信号を出力させ、トラ
ンジスターTrをオン状態に保持させ、シヤツタ
ー後幕保持用マグネツトMGを作動状態に保持す
るためのものである。SW2はシヤツター先幕の走
行によりオンとなるカウントスイツチ、ON2は
ワンシヨツト回路である。一致回路CDCはエク
スクルシブノアゲートex1〜ex3及びアンドゲート
AN1から構成されている。該第４図実施例は第
１図の伸長回路として露出制御用の伸長回路を兼
用し、バツテリーチエツカー用に特別な伸長回路
を設けることなく、第１図は同一の効果を奏する
チエツカー回路を提供するものである。
次いで、第４図実施例の動作を説明する。
まず、露出制御モードを行なう場合について説
明する。この場合はモードセレクトスイツチSW1
をオフとなす、これによりインバーターI4が
“０”信号を出力しゲートG5はフリツプフロツ
プFF0の状態と無関係に“１”信号を出力する。
該“１”信号はアンプA1のイネーブル端子ENに
伝わるため、露出制御モードにおいてはアンプ
A1は不作動となる。この状態において不図示の
シヤツターボタンを第１ストロークまで操作する
と、パワーアツプクリヤー回路PUCが作動し、
第１図にて詳述した動作によりアナログ−デジタ
ル変換を行なわれる。この場合は上述の如くアン
プA1は不作動となつていると共にフリツプフロ
ツプFF0のゲートG1からの“１”信号によりナン
ドゲートG4が“０”信号を出力するため、ミラ
ー積分器にはアンプA1の代わりにアンプA4の出
力が印加され、該アンプA4の出力がデジタル値
に変換されることとなる。又、上述した如くアン
プA4の出力はシヤツター秒時値、即ち、Tv値に
相応しているため、上述のアナログ−デジタル変
換動作によりTv値に相応したデジタル値がラツ
チ回路L1にラツチされることとなる。今Tv値と
該Tv値のデジタル変換値との関係が第５図の関
係を有しているとすると、上述のアナログ−デジ
タル変換動作によりラツチ回路L1にTv値に応じ
て第５図に示すデジタル値がラツチされる。この
後シヤツターボタンを更に押下し第２ストローク
操作を行なうと不図示のシヤツター先幕の走行が
開始され、露光動作が開始される。又、シヤツタ
ー先幕の走行に連動してスイツチSW2がオンとな
りワンシヨツト回路ON2が作動し、オアゲート
OR2を介してパルスが分周器CNT1のリセツト端
子Ｒに伝わり、分周器は初期状態にリセツトさ
れ、この状態からクロツクパルスのカウントを開
始する。
明する。この場合はモードセレクトスイツチSW1
をオフとなす、これによりインバーターI4が
“０”信号を出力しゲートG5はフリツプフロツ
プFF0の状態と無関係に“１”信号を出力する。
該“１”信号はアンプA1のイネーブル端子ENに
伝わるため、露出制御モードにおいてはアンプ
A1は不作動となる。この状態において不図示の
シヤツターボタンを第１ストロークまで操作する
と、パワーアツプクリヤー回路PUCが作動し、
第１図にて詳述した動作によりアナログ−デジタ
ル変換を行なわれる。この場合は上述の如くアン
プA1は不作動となつていると共にフリツプフロ
ツプFF0のゲートG1からの“１”信号によりナン
ドゲートG4が“０”信号を出力するため、ミラ
ー積分器にはアンプA1の代わりにアンプA4の出
力が印加され、該アンプA4の出力がデジタル値
に変換されることとなる。又、上述した如くアン
プA4の出力はシヤツター秒時値、即ち、Tv値に
相応しているため、上述のアナログ−デジタル変
換動作によりTv値に相応したデジタル値がラツ
チ回路L1にラツチされることとなる。今Tv値と
該Tv値のデジタル変換値との関係が第５図の関
係を有しているとすると、上述のアナログ−デジ
タル変換動作によりラツチ回路L1にTv値に応じ
て第５図に示すデジタル値がラツチされる。この
後シヤツターボタンを更に押下し第２ストローク
操作を行なうと不図示のシヤツター先幕の走行が
開始され、露光動作が開始される。又、シヤツタ
ー先幕の走行に連動してスイツチSW2がオンとな
りワンシヨツト回路ON2が作動し、オアゲート
OR2を介してパルスが分周器CNT1のリセツト端
子Ｒに伝わり、分周器は初期状態にリセツトさ
れ、この状態からクロツクパルスのカウントを開
始する。
一方、ラツチ回路L1にはTv値に応じたデジタ
ル値がラツチされているため、第１図実施例と同
様にして、該ラツチされたデジタル値に基づいて
セレクトゲートSG内の所定のナンドゲートが選
択される。これにより第１図実施例と同様にし
て、分周器CNT1の所定の出力端からのパルスが
選択され、該選択された出力端からのパルスがセ
レクトゲートSGを介してカウンターCNT2に入
力する。ラツチ回路L1の内容と選択されるナン
ドゲート及び出力パルスの関係は第１図実施例の
場合と同一であるため、その説明は省略するが、
ラツチ回路と出力パルスの関係は第５図に示され
る関係を有している。このため、Tv値の１段ご
との変化に対し、出力パルスの周期は倍数系列で
変化し、シヤツター秒時の伸長が行なわれ、露出
時間の制御が実行される。即ち、例えばTv値が
10の時は第５図の如くセレクトゲートSGから
2T1周期のパルスが出力され、カウンターCNT2
に入力し、該2T1周期のパルスを８パルスカウン
トすると、カウンターCNT2の出力端４から
“１”信号が出力される。又Tv値が10であるの
で、ラツチ回路L1の出力端1/2、1/4、1/8からは
“０”信号が出力されており、エクスクルシブノ
アゲートex1〜ex3はカウンターCNT2により８パ
ルスカウントされた時点にて“１”信号を出力す
る。このため、アンドゲートAN1はカウンター
CNT2の出力端４からの“１”信号に応答し
“１”信号を出力し、ナンドゲートG7の一方の
入力端に該“１”信号を伝える。該ナンドゲート
G7の他方の入力端はスイツチSW1と接続してお
り、該スイツチは上述の如くオフしているため、
ナンドゲートG7はアンドゲートAN1からの
“１”信号に応答して“０”信号を出力し、トラ
ンジスターTrをオフとする。これによりマグネ
ツトMGは無励磁となり、不図示のシヤツター後
幕の保持が解除され、シヤツターが閉じ露出制御
が終了する。この様にTv値が10の時は周期2T1の
パルスを８パルス計数する時間の間露光が実行さ
れるのでシヤツター秒時が８×2T1時間となる。
又Tv値が９の時は同様にてシヤツター秒時が制
御されるのであるが、この場合はセレクトゲート
SGからのパルスは第５図の如く22T1の周期を有
するパルスとなるため、シヤツター秒時が８×
22T1時間となる。以下Tv値の１段変化に応じて
第５図の如くシヤツター秒時が倍数系列で変化す
るため、Tv値に基づいてシヤツター秒時の伸長
動作が行なわれ、露出制御が実行されることとな
る。尚、該実施例においてラツチ回路L1の出力
端1/2、1/4、1/8を一致回路CDCに入力している
理由はシヤツター秒時制御をTv値に対して1/8段
精度で行なうためであるが、この事は本発明と直
接関係がないので、その説明は省略する。
ル値がラツチされているため、第１図実施例と同
様にして、該ラツチされたデジタル値に基づいて
セレクトゲートSG内の所定のナンドゲートが選
択される。これにより第１図実施例と同様にし
て、分周器CNT1の所定の出力端からのパルスが
選択され、該選択された出力端からのパルスがセ
レクトゲートSGを介してカウンターCNT2に入
力する。ラツチ回路L1の内容と選択されるナン
ドゲート及び出力パルスの関係は第１図実施例の
場合と同一であるため、その説明は省略するが、
ラツチ回路と出力パルスの関係は第５図に示され
る関係を有している。このため、Tv値の１段ご
との変化に対し、出力パルスの周期は倍数系列で
変化し、シヤツター秒時の伸長が行なわれ、露出
時間の制御が実行される。即ち、例えばTv値が
10の時は第５図の如くセレクトゲートSGから
2T1周期のパルスが出力され、カウンターCNT2
に入力し、該2T1周期のパルスを８パルスカウン
トすると、カウンターCNT2の出力端４から
“１”信号が出力される。又Tv値が10であるの
で、ラツチ回路L1の出力端1/2、1/4、1/8からは
“０”信号が出力されており、エクスクルシブノ
アゲートex1〜ex3はカウンターCNT2により８パ
ルスカウントされた時点にて“１”信号を出力す
る。このため、アンドゲートAN1はカウンター
CNT2の出力端４からの“１”信号に応答し
“１”信号を出力し、ナンドゲートG7の一方の
入力端に該“１”信号を伝える。該ナンドゲート
G7の他方の入力端はスイツチSW1と接続してお
り、該スイツチは上述の如くオフしているため、
ナンドゲートG7はアンドゲートAN1からの
“１”信号に応答して“０”信号を出力し、トラ
ンジスターTrをオフとする。これによりマグネ
ツトMGは無励磁となり、不図示のシヤツター後
幕の保持が解除され、シヤツターが閉じ露出制御
が終了する。この様にTv値が10の時は周期2T1の
パルスを８パルス計数する時間の間露光が実行さ
れるのでシヤツター秒時が８×2T1時間となる。
又Tv値が９の時は同様にてシヤツター秒時が制
御されるのであるが、この場合はセレクトゲート
SGからのパルスは第５図の如く22T1の周期を有
するパルスとなるため、シヤツター秒時が８×
22T1時間となる。以下Tv値の１段変化に応じて
第５図の如くシヤツター秒時が倍数系列で変化す
るため、Tv値に基づいてシヤツター秒時の伸長
動作が行なわれ、露出制御が実行されることとな
る。尚、該実施例においてラツチ回路L1の出力
端1/2、1/4、1/8を一致回路CDCに入力している
理由はシヤツター秒時制御をTv値に対して1/8段
精度で行なうためであるが、この事は本発明と直
接関係がないので、その説明は省略する。
次いでバツテリーチエツクモードについて説明
する。この場合はスイツチSW1をオンとする。こ
れによりナンドゲートG7は一致回路の出力とは
無関係に“１”信号を出力し、トランジスター
Trをオンに保持するため、マグネツトMGは励磁
状態に保持され続ける。一方、アンドゲートG6
の一方の入力端にはインバーターI5を介して
“１”信号を入力するため、該ゲートG6はカウ
ンターCNT2の出力端４からの信号に応答可能状
態となる。又、ナンドゲートG4にもスイツチ
SW1のオンにより“０”信号が印加されるため、
ゲートG4は“１”信号を出力しアンプA4のイネ
ーブル端子ENに該“１”信号が伝わり、該アン
プA4は不作動となる。一方ゲートG5の一方の入
力端にはインバーターI4を介して“１”信号が印
加されるため、ゲートG5はフリツプフロツプFF0
の出力に応答可能な状態となるため、該ゲート
G5はフリツプフロツプFF0のゲートG1からの
“１”信号に応答して“０”信号を出力しアンプ
A1のイネーブル端子ENに“０”信号を伝える。
従つてバツテリーチエツクモード時においては、
アンプA4の出力に代わつてアンプA1の出力、即
ち電源電圧VBatがミラー積分器に入力されること
となる。このため、不図示のチエツクスイツチを
操作してパワーアツプクリヤー回路PUCを作動
させ、前述の如くしてアナログ−デジタル変換動
作を開始させると、第１図実施例にて詳述した動
作にてラツチ回路L1に電源電圧に相応したデジ
タル値がラツチされ、第１図実施例と同様にして
伸長回路２により電源電圧の等差的な変化が周期
の等比的な変化に変換され、該同期にて発音体
SSが駆動され、バツテリーチエツク動作が実行
されることとなる。この様に該第４図実施例にお
いては本発明のバツテリーチエツカーに使用する
伸長回路として電子シヤツター回路の伸長回路を
適用したものであるため、電子シヤツターの回路
をそのまま利用して電源電圧の伸長動作を実行出
来、バツテリーチエツカーとしての構成が極めて
簡単な構成と取ることが可能となる。
する。この場合はスイツチSW1をオンとする。こ
れによりナンドゲートG7は一致回路の出力とは
無関係に“１”信号を出力し、トランジスター
Trをオンに保持するため、マグネツトMGは励磁
状態に保持され続ける。一方、アンドゲートG6
の一方の入力端にはインバーターI5を介して
“１”信号を入力するため、該ゲートG6はカウ
ンターCNT2の出力端４からの信号に応答可能状
態となる。又、ナンドゲートG4にもスイツチ
SW1のオンにより“０”信号が印加されるため、
ゲートG4は“１”信号を出力しアンプA4のイネ
ーブル端子ENに該“１”信号が伝わり、該アン
プA4は不作動となる。一方ゲートG5の一方の入
力端にはインバーターI4を介して“１”信号が印
加されるため、ゲートG5はフリツプフロツプFF0
の出力に応答可能な状態となるため、該ゲート
G5はフリツプフロツプFF0のゲートG1からの
“１”信号に応答して“０”信号を出力しアンプ
A1のイネーブル端子ENに“０”信号を伝える。
従つてバツテリーチエツクモード時においては、
アンプA4の出力に代わつてアンプA1の出力、即
ち電源電圧VBatがミラー積分器に入力されること
となる。このため、不図示のチエツクスイツチを
操作してパワーアツプクリヤー回路PUCを作動
させ、前述の如くしてアナログ−デジタル変換動
作を開始させると、第１図実施例にて詳述した動
作にてラツチ回路L1に電源電圧に相応したデジ
タル値がラツチされ、第１図実施例と同様にして
伸長回路２により電源電圧の等差的な変化が周期
の等比的な変化に変換され、該同期にて発音体
SSが駆動され、バツテリーチエツク動作が実行
されることとなる。この様に該第４図実施例にお
いては本発明のバツテリーチエツカーに使用する
伸長回路として電子シヤツター回路の伸長回路を
適用したものであるため、電子シヤツターの回路
をそのまま利用して電源電圧の伸長動作を実行出
来、バツテリーチエツカーとしての構成が極めて
簡単な構成と取ることが可能となる。
以上、詳述した如く、本発明に係るバツテリー
チエツカーにおいては、電源電圧をデジタル値に
変換し、該変換されたデジタル値をデジタル伸長
回路にて伸長し、該伸長出力に基づいて表示動作
を行なわせたものであるため、電源電圧の微少変
化に対しても明確なる表示が行なわれると共に、
伸長回路として電子シヤツター回路のデジタル伸
長回路を兼用させたものであるので特別な構成を
附加することなしに上記のバツテリーチエツク動
作を実現出来るものである。
チエツカーにおいては、電源電圧をデジタル値に
変換し、該変換されたデジタル値をデジタル伸長
回路にて伸長し、該伸長出力に基づいて表示動作
を行なわせたものであるため、電源電圧の微少変
化に対しても明確なる表示が行なわれると共に、
伸長回路として電子シヤツター回路のデジタル伸
長回路を兼用させたものであるので特別な構成を
附加することなしに上記のバツテリーチエツク動
作を実現出来るものである。
第１図は本発明に係るバツテリーチエツカーの
原理的な構成を示す回路図、第２図ａは電源電圧
と、第１図のカウンターCNT3の出力との関係を
説明する説明図、第２図ｂは第１図の伸長回路の
動作を説明するための説明図、第３図は第１図示
のアナログ−デジタル変換器の動作を説明するた
めの波形図、第４図は本発明に係るバツテリーチ
エツカーの一実施例を示す回路図、第５図は第４
図の動作を説明するための説明図である。
原理的な構成を示す回路図、第２図ａは電源電圧
と、第１図のカウンターCNT3の出力との関係を
説明する説明図、第２図ｂは第１図の伸長回路の
動作を説明するための説明図、第３図は第１図示
のアナログ−デジタル変換器の動作を説明するた
めの波形図、第４図は本発明に係るバツテリーチ
エツカーの一実施例を示す回路図、第５図は第４
図の動作を説明するための説明図である。
Claims (1)
- 【特許請求の範囲】 １ シヤツター秒時情報に応じてデジタル値を形
成するシヤツター秒時情報形成回路と、倍数系列
で変化する周波数のパルスを形成するパルス信号
形成回路と、前記シヤツター秒時情報形成回路か
らのデジタル値に基づいて前記パルス信号形成回
路からの所定の周波数のパルスを選択する選択回
路と、該選択されたパルスを計数する計数回路
と、該計数値が所定の値に達した際にシヤツター
閉じ動作を行なわせるシヤツター閉じ制御部材と
を含有するシヤツター秒時制御回路と、電源電圧
をアナログ−デジタル変換するアナログ−デジタ
ル変換回路と、パルスの周波数に応じた指示態様
を示す指示手段と、前記変換回路出力に基づき前
記選択回路にて前記パルス信号形成回路から所定
の周波数のパルスを選択させると共に、該選択パ
ルスを前記指示手段に伝えるバツテリーチエツク
選択手段とを備え、バツテリーチエツクに際し前
記シヤツター秒時制御回路を使用して電源電圧を
指示することを特徴とするカメラのバツテリーチ
エツカー。 ２ 前記シヤツター秒時情報形成回路はシヤツタ
ー秒時情報に応じた電圧を前記アナログ−デジタ
ル変換回路にてアナログ−デジタル変換して前記
デジタル値を形成する特許請求の範囲第１項に記
載のカメラのバツテリーチエツカー。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16186979A JPS5684562A (en) | 1979-12-13 | 1979-12-13 | Battery checker |
| DE3046740A DE3046740C2 (de) | 1979-12-13 | 1980-12-11 | Batteriespannungs-Anzeigeeinrichtung für eine Kamera |
| US06/215,645 US4327985A (en) | 1979-12-13 | 1980-12-12 | Battery-voltage indicator of camera |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16186979A JPS5684562A (en) | 1979-12-13 | 1979-12-13 | Battery checker |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5684562A JPS5684562A (en) | 1981-07-09 |
| JPH0232592B2 true JPH0232592B2 (ja) | 1990-07-20 |
Family
ID=15743504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16186979A Granted JPS5684562A (en) | 1979-12-13 | 1979-12-13 | Battery checker |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4327985A (ja) |
| JP (1) | JPS5684562A (ja) |
| DE (1) | DE3046740C2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4659994A (en) * | 1985-08-12 | 1987-04-21 | The United States Of America As Represented By The Secretary Of The Navy | Battery tester |
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