JPS6122264B2

JPS6122264B2 -

Info

Publication number: JPS6122264B2
Application number: JP54117494A
Authority: JP
Inventors: Masayoshi Kiuchi; Masanori Uchitoi; Hiroyasu Murakami
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1979-09-12
Filing date: 1979-09-12
Publication date: 1986-05-30
Also published as: US4376265A; JPS5640773A

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明はバツテリーチエツク装置に関するもの
である。

〈従来技術〉従来、電源電圧に相応した周波数にて発光ダイ
オード等の報知手段を駆動することによりバツテ
リーチエツク動作を行なうバツテリーチエツカー
装置は知られている。しかしながら、該従来装置
は報知手段の駆動周期を電源電圧に対して連続的
に変化させるものであり、電源電圧の残容量Ｖと
駆動周期ｆとの関係は第１図ａの如くなり、電源
電圧の残容量があるレベルを越えているか否かを
明確に認識することが出来なかつた。

即ち、従来装置にあつては、単に報知手段を駆
動周期が電圧に応じて連続的に変化するため、電
圧レベルがどの位のレベルであるかの報知は出来
るものの、電圧レベルが所定範囲内の電圧レベル
内に存在するか否かの報知を明確に出来ない欠点
があつた。

〈目的〉本発明の目的とする処は電圧レベルが所定範囲
内にあるか否かを報知すると共にそのレベルがど
の位の値であるかをも報知するバツテリーチエツ
ク装置を提供せんとするものである。

〈構成〉上記目的を達成するため、本発明では電源電圧
に相応して変化する周波数のパルスを出力するパ
ルス出力回路と、電源電圧を検出し電源電圧が第
１の範囲内の電圧値であるか否かを検知して電源
電圧が上記第１の範囲外の電圧となつた際に出力
を発生する電圧検知回路と、前記パルス出力回路
からのパルスを分周する分周制御回路部と、入力
パルスの周波数に基づいた周波数にて報知動作を
行う報知手段と、前記電圧検知回路からの出力に
応答して報知手段への入力パルスを上記パルス出
力回路からのパルスから前記分周制御回路部から
のパルスに変更するための制御回路とを設けたも
のである。

即ち、本発明では上記構成にて、第１図ｂの如
く電源電圧が第１の範囲内の電圧値（VLEVEL₁
〜VLEVEL₂）か否かを電圧検知回路にてチエツ
クし、電圧レベルが第１の範囲内の電圧値の時に
はパルス出力回路からの電圧に相応した周波数の
パルスにて報知動作を行なわせ、電圧が第１の範
囲内のどの位のレベルであるかの報知を行なわ
せ、更に上記電圧チエツクの結果電圧レベルが第
１の範囲外の電圧であるとのチエツクが行なわれ
た時には上記パルスを分周制御回路にて分周した
パルスにて報知動作を行なわせ報知周期をステツ
プ的に変更させ電圧が第１の範囲外のレベルであ
ること及び、どの位のレベルの値であるかを報知
可能ならしめたものである。

〈実施例〉次いで本発明に係るバツテリーチエツク装置に
ついて説明する。

第２図は本発明に係るバツテリーチエツク装置
を有するカメラの一実施例を示す回路図で、Ｅは
電源、Tr₁は給電トランジスター、CVSは定電圧
KVC及びVCを出力する定電圧回路、IC₁は後述
するロジツクIC、IC₂は後述するカメラの露出演
算及び制御を行なう演算ICである。Mgは前記演
算IC，IC₂により通電制御される後述の絞り制御
用マグネツトで、該マグネツトが通電されること
により不図示の絞り制御装置が駆動され、絞り制
御動作が実行される。１は不図示のシヤツターボ
タンの第１ストロークでオンとなるスイツチで、
該スイツチ１は上記トランジスタTr₁のベースに
接続され、該スイツチ１のオンにより給電トラン
ジスタTr₁をオンとなす。２はシヤツターボタン
の第２ストロークでオンとなるスイツチ、３は不
図示のシヤツター後幕に連動するスイツチで、シ
ヤツターの後幕走行でオンとなりシヤツターの巻
上完了時にオフとなる。又、４は不図示のバツテ
リーチエツクボタンの押下によりオンとなるバツ
テリーチエツクスイツチである。尚、スイツチ
１′はバツテリーチエツクスイツチ４と連動して
オン、オフするスイツチである。

第３、第４、第５図は第２図に示した演算
IC，IC₂の一実施例を示す回路図である。図にお
いてＡ部は測光回路を示している。該測光回路は
受光素子８、オペアンプMOS及びダイオードD₁
から成る公知の測光アンプにより形成されてい
る。

Ｂ部は露出情報設定回路部で、該Ｂ部において
VRAVOは撮影レンズの開放絞り値を設定するた
めの可変抵抗、A₅はオペアンプ、A₆は反転入力
端を抵抗R₂を介して後述するオペアンプA₁の反
転入力端と接続するオペアンプ、Tr₂はオペアン
プA₆の入力端にベースを接続すると共にエミツ
ターをアンプA₆の反転入力端と接続するトラン
ジスターである。これらの回路により形成される
Ｂ部は開放絞り値情報を設定するためのものであ
る。Ｃ部は演算部で、該演算部はオペアンプ
A₁，A₂及び不図示のシヤツターダイヤル及びフ
イルム感度設定ダイヤルに連動して設定されたシ
ヤツター秒時情報Ｔ_V情報及びフイルム感度情報
Ｓ_V情報に基づきＳ_V―Ｔ_Vなる情報を設定するた
めの可変抵抗VRS_V―Ｔ_Vから構成されている。
これらの素子から構成される該演算部ＣはＡ部か
らの輝度情報Ｂ_t情報とＢ部からの開放絞り値情
報Ａ_VO情報、及び抵抗VR_SV―Ｔ_Vにより設定され
たＳ_V―Ｔ_V情報を演算し、絞り値情報Ａ_V情報に
相応する出力を発生する。Ｄ部は入力情報切換回
路で、該回路部においてA_3-1は前部Ｃ部からの
Ａ_V情報を後述の積分回路に伝えるバツフアーア
ンプ、A_3-2は積分回路により積分されたＡ_V情報
を逆積分するための一定値KVCを出力するため
のバツフアーアンプ、A_3-3は反転入力端に電源
電圧E₁の印加されるブリーダ抵抗R₁₃，R¹ ₄の接
続点電位が印加されると共に非反転入力端に定電
圧Vcが印加されるオペアンプである。５，６，
７は後述のアンドゲートAND₁〜AND₃により開
閉制御されるアナログスイツチで、アンプA_3-1
〜A_3-3の出力は、これらのスイツチを介して後
述する積分回路に接続される。Ｅ部は後述のＬ部
のカウンターFF₁₀〜FF₁₃と共に二重積分型AD変
換器を構成する積分回路及びバツテリーチエツカ
ー回路の一部を構成するコンパレータCP₂を含有
する回路部である。該回路部においてA₄は前述
のアナログスイツチ５，６，７を介してアンプ
A_3-1〜A_3-3の出力端と接続されるオペアンプ
で、該オペアンプA₄の帰還路中にコンデンサー
C₁が接続されミラー積分回路を構成している。
CP₁は一方の入力端をミラー積分回路の出力端と
接続すると共に他の入力端に定電圧Vcが印加さ
れるコンパレーターで、該コンパレーターはＡ―
Ｄ変換終了時にＡ―Ｄ変換終了信号、ADE信号
を出力する。Ｆは不図示の絞り制御機構駆動マグ
ネツトMgを駆動する駆動回路で、該回路はその
ベースを後述するアンドゲートAND₄の出力端に
接続されると共にコレクターに前記マグネツト
Mgが接続されるトランジスターTr₅及びトラン
ジスターTr₅のコレクター・エミツター間に接続
されたツエナーダイオードから構成されている。
該ツエナーダイオードD₂はマグネツトMgによる
スパイク信号防止用のダイオードである。Ｇ部は
信号伝達回路部で、該回路においてEILATCH，
C₁，C₂は第２図示のロジツクIC，IC₁の出力端
EILATCH，C₁，C₂と接続される演算IC，IC₂の
入力端である。又I₁〜I₃はインバーター、AND₁
〜AND₄はアンドゲートで、AND₁の出力端S₁は
前記スイツチ５と、AND₂の出力端S₂は前記スイ
ツチ６と、AND₃の出力端S₃は前記スイツチ７と
AND₄の出力端SMgはトランジスターTr₅のベー
スと接続されている。Ｈ部はシーケンス制御回路
部である。該回路において、FF₁はRSフリツプ
フロツプで、セツト端子Ｓは、Ｅ部のコンパレー
タCP₁の出力端と接続されると共にリセツト端子
Ｒは後述のアンドゲートAND₁₄の出力端STOと
接続されている。FF₂はＤ型フリツプフロツプ
で、Ｄ入力端はフリツプフロツプFF₁の出力端Ｑ
と接続されている。AND₈〜AND₁₃はアンドゲー
ト、OR₁〜OR₄はオアゲートで、これらのゲート
回路の各入力端は図示の記号が附されている回路
素子の出力端と接続されている。FF₃，FF₄はシ
ーケンス決定用のJKフリツプフロツプである。
フリツプフロツプFF₃のＪ入力端はオアゲート
OR₂の出力端と接続され、Ｋ入力端はオアゲート
OR₃の出力端と接続されている。又フリツプフロ
ツプFF₄のＪ入力端はアンドゲートAND₁₁の出力
端と接続し、Ｋ入力端はアンドゲートAND₁₂の出
力端と接続している。I₅，I₆はインバーター、
AND₁₄〜AND₁₇はアンドゲートで、該アンドゲー
トの入力端はフリツプフロツプFF₃，FF₄のＱ出
力端に直接又はインバータI₅，I₆を介して接続し
ている。FF₅はＤ型フリツプフロツプで、該フリ
ツプフロツプFF₅のＤ入力端はオアゲートOR₄の
出力端と接続され、Ｑ出力端はＬ部のオアゲート
OR₆の一方の入力端と接続している。R₂₀，C₂₀，
NAND₁，は抵抗、コンデンサー及びナンドゲー
トで、これらの回路によりパワーアツプクリヤー
回路が構成されている。Ｉ部は入力回路部で、
２，３，４は第２図示のスイツチを示している。
I₆〜I₁₀はインバータでスイツチ２〜４のオンオフ
状態により、その出力が決定される。Ｊ部は本発
明に係るバツテリーチエツカー装置を構成する回
路部である。該回路部において、CP₂は一方の入
力端（−）に第１の設定電圧VLEVEL₁が印加さ
れると共に他方の入力端（＋）に電源電圧E₁が
ブリーダー抵抗を介して印加されているコンパレ
ーターである。該設定電圧VLEVEL₁設定値は、
カメラを作動するために必要な電圧値に設定され
ている。CP₃は一方の入力端（−）に第２の設定
電圧VLEVEL₂が印加されると共に他方の入力端
（＋）に電源電圧E₁がブリーダー抵抗を介して印
加されている。該設定電圧VLEVEL₂は上記電圧
VLEVEL₁よりも高い値に設定されている。
AND₅はその一方の入力端を前記アンドゲート
AND₁₅の出力端ST₁と接続すると共に他方の入力
端を前記インバーターI₁₀の出力端BCと接続する
アンドゲートで、該アンドゲートの出力端は抵抗
R₁₁，R₁₂を介して、前述のＥ部のトランジスター
Tr₃，Tr₄のベースと接続している。AND₆はその
一方の入力端を前記インバータI₁₀の出力端と接
続すると共に他方の入力端を前述のアンドゲート
AND₁₄の出力端SToに接続するアンドゲートで、
該ゲートの出力端はＴ型フリツプフロツプFF₆の
Ｔ端子と接続している。該フリツプフロツプFF₆
はフリツプフロツプFF₇と共に分周回路を形成し
アンドゲートAND₆からのパルスを分周する。
AND₇，AND₂₄，NAND₂，ENOR₁，I₁₂，OR₇は
アンドゲート、ナンドゲート、エクスクルシブノ
アゲート、インバーター、オアゲートでこれらの
ゲートは前記コンパレーターCP₂，CP₃の出力に
より、前記分周回路の出力端を選択し該選択され
た出力端からの出力により発光ダイオード９を駆
動する選択回路を構成している。Ｋ部は信号伝達
回路部でOR₅は、その一方の入力端を前記アンド
ゲートAND₁₄の出力端SToと接続すると共に他方
の入力端を前記パワーアツプクリヤー回路の出力
端と接続するオアゲートである。該オアゲート
OR₅の出力端はフリツプフロツプFF₉のリセツト
端子Ｒと接続し、フリツプフロツプFF₉のセツト
端子Ｓは前記アンドゲートAND₁₆の出力端と接続
されている。NOR₁〜NOR₃はノアゲートで、該
ゲートの出力端はロジツクIC，IC₁の端子
EILATCH，C₁，C₂と接続している。Ｌ部はＡ―
Ｄ変換及び制御用カウンター回路を構成する回路
部である。該回路部においてFF₁₀〜FF₁₃はカウ
ンターを構成するフリツプフロツプである。OR₆
は一方の入力端を前記パワーアツプクリヤー回路
と接続すると共に他方の入力端を前記フリツプフ
ロツプFF₅の出力端Ｑと接続するオアゲートであ
り、該ゲートの出力端は前記フリツプフロツプの
リセツト端子Ｒと接続している。AND₁₈はフリツ
プフロツプFF₁₀及びFF₁₃の出力端と接続してい
るアンドゲートである。Ｍ部はフリツプフロツプ
FF₁₄〜FF₁₇から成るラツチ回路部である。Ｎ部
はフリツプフロツプFF₁₈〜FF₂₁から成るカウン
ター及びインバーターI₁₁から成る絞り制御用カ
ウンター回路部である。該回路部のインバーター
I₁₁の入力端には不図示の絞り制御機構に連動し
て規制される絞り値に対応した数のパルスを出力
する不図示のパルス形成手段からのパルスFPが
入力される。Ｏ部は一致検出回路で、該回路部は
エクスクルシブノアーゲートENOR₂〜ENOR₅及
びアンドゲートAND₂₃から構成されている。尚、
Ｈ部のパルス発振器OSCは1KHzにてパルスを出
力するものとする。

以上の構成において、抵抗Ｒ１３，Ｒ１４，Ｒ
１５、アンプA_3-3、スイツチ７、アンプA₄、コ
ンデンサーC₁、コンパレーターCP₂、オアゲート
OR₁，OR₂、アンドゲートAND₉，AND１４，
AND１５，AND５，AND６、トランジスター
Tr₃，Tr₄、フリツプフロツプFF₃，FF₄は電源電
圧に相応して変化する周波数のパルスをアンドゲ
ートAND₆から送出するパルス出力回路を構成
し、又コンパレーターCP₃は電源電圧が第１の範
囲内の電圧値であるか否かを判別し電圧レベルが
第１の範囲外となつた時出力を発生する電圧検知
回路を構成する。

又、フリツプフロツプFF₆，FF₇は上記パルス
出力回路からのパルスを分周する分周制御回路部
及び上記パルスを所定の分周比にて分周する分周
回路を構成している。

又、更にアンドゲートAND７，AND２４、イ
ンバーターＩ１２、オアゲートOR７は報知手段
を構成するLED９への入力パルスを上記パルス
出力回路からのパルスから前記分周制御回路部か
らのパルスに変更するための制御回路及び前記分
周回路の分周比を変更するための制御回路を構成
している。

次いで第２、第３、第４、第５図に示される本
発明に係るバツテリーチエツカー回路の動作を説
明する。

まずバツテリーチエツク動作について説明す
る。この場合は、まずスイツチ４をオンとする。
これによりスイツチ１′がオンとなりトランジス
ターTr₁がオンとなり各回路が給電状態となると
共にインバーターI₁₀の出力がハイレベル（“１”
と称す）となる。該“１”信号はノアゲート
NOR₁〜NOR₃に伝わるためNOR₁〜NOR₃の出力
はロウレベル（“０”と称す。）を出力し、該
“０”信号は端子EILATCH，C₁，C₂を介してＧ
部に伝わる。このためインバーターI₁〜I₃が
“１”信号を出力しアンドゲートAND₃，AND₄は
“１”信号を出力し、トランジスターTr₅がオン
となりマグネツトMgが通電されると共にスイツ
チ７がオンとなる。又、この時上述の如くトラン
ジスターTr₁がオンとなるので、抵抗R₂₀を介し
てコンデンサーC₂₀に充電が行なわれ、ナンドゲ
ートNAND₁からは“１”信号が出力され、その
後コンデンサーC₂₀の充電が終了するとナンドゲ
ートNAND₁からの“１”信号が“０”信号とな
る。即ちNAND₁からはトランジスターTr₁がオン
となつた時にパワーアツプクリヤーとしてのパル
スが出力されることとなる。該パルスはフリツプ
フロツプFF₃〜FF₅のリセツト端子Ｒに及びＬ部
のフリツプフロツプFF₁₀〜FF₁₃のリセツト端子
ＲにオアゲートOR₆を介して伝わるため、Ｌ部の
フリツプフロツプFF₁₀〜FF₁₃及びフリツプフロ
ツプFF₃〜FF₅がリセツトされる。フリツプフロ
ツプFF₃，FF₄がリセツトされることによりイン
バーターI₅，I₆は共に“１”信号を出力する。よ
つてアンドゲートAND₁₄が“１”を出力する。一
方、前述の如くスイツチ７がオンとなるため、ア
ンプA_3-3の出力がアンプA₄に入力し、アンプA₄
及びコンデンサーC₁から成るミラー積分回路が
作動を開始しアンプA_3-3の出力を積分する。該
アンプA_3-3の入力端にはブリーダー抵抗R₁₃，R₁₄
を介して電源電圧E₁が印加されているため、ア
ンプA_3-3の出力は電源電圧に相応した値を示し
ている。従つてミラー積分回路による積分動作は
電源電圧に応じて、積分速度が決定されることと
なる。この様にしてミラー積分動作が行なわれ、
その出力が一定電圧KVcに達するとコンパレータ
ーCP₂は“１”信号を出力する。該コンパレータ
ーCP₂からの“１”信号はＨ部のオアゲートOR₁
に伝わり、アンドゲートAND₉の一方の入力端
に、該“１”信号が伝わる。この時上述の如くア
ンドゲートAND₁₄の出力は“１”を出力している
ので、アンドゲートAND₉も“１”信号を出力し
オアゲートOR₂を介して“１”信号がフリツプフ
ロツプFF₃のＪ入力端に伝わる。このためフリツ
プフロツプFF₃の出力端Ｑから“１”信号が出力
されアンドゲートAND₁₅の一方の入力端に該信号
が印加される。一方フリツプフロツプFF₄の出力
は“０”信号を保持しているので、インバーター
I₆の出力は“１”信号を出力し続けており、アン
ドゲートAND₁₆の他方の入力端にも“１”信号が
印加されている。このためアンドゲートAND₁₅は
“１”信号を出力する。又この時インバーターI₅
は“１”から“０”信号にその出力を変化させる
ためアンドゲートAND₁₄からの“１”信号も
“０”信号に変化する。即ち、アンドゲート
AND₁₄の出力はミラー積分回路による積分動作が
終了するまでの間“１”信号を出力し、積分動作
終了後アンドゲートAND₁₅から“１”が出力され
ることとなる。この様にしてアンドゲートAND₁₅
から“１”が出力されると、アンドゲートAND₅
の一方の入力端に該“１”信号が伝わる。又、該
アンドゲートAND₅の他方の入力端は前述のイン
バーターI₁₀と接続しているので、該ゲートAND₅
は“１”信号を出力しトランジスターTr₃，Tr₄
のベースに該“１”信号を印加する。これにより
トランジスターTr₃，Tr₄はオンとなり、コンデ
ンサーC₁の充電電荷を放電し、コンデンサーC₁
の状態を直ちに初期状態に復帰させる。又前述の
如くオアゲートOR₂から“１”信号が出力され、
フリツプフロツプFF₃がセツトされる時点におい
て、オアゲートOR₂からの“１”信号はオアゲー
トOR₄を介してフリツプフロツプFF₅のＤ入力端
に伝わる為、フリツプフロツプFF₅もフリツプフ
ロツプFF₃のセツトと同期してセツトされる事と
なる。この為フリツプフロツプFF₅の出力であ
る。“１”信号がＬ部のオアゲートOR₆を介して
フリツプフロツプFF₁₀〜FF₁₃のリセツト端子に
伝わりフリツプフロツプFF₁₀〜FF₁₃はアンドゲ
ートAND₁₅の出力が“１”となると同期してリセ
ツトされる。このため、フリツプフロツプFF₁₀
はAND₁₅の出力が“１”となつた後1ms後に
“１”信号を出力し、アンドゲートAND₁₃の一入
力端に該“１”信号を伝える。又、該アンドゲー
トAND₁₃の他の入力端はそれぞれインバーター
I₁₀及びアンドゲートAND₁₅の出力端と接続して
いるので、該アンドゲートAND₁₃は“１”信号を
出力し、オアゲートOR₃を介してフリツプフロツ
プFF₃のＫ入力端に該“１”信号を伝える。この
ため、フリツプフロツプFF₃のＱ出力端からの出
力は“１”から“０”信号に変化する。従がつて
アンドゲートAND₁₅の出力は“０”となり、再び
アンドゲートAND₁₄の出力が“１”となる。この
ため、アンドゲートAND₅は再び“０”信号を出
力し、トランジスターTr₃，Tr₄がオフとなり、
再びアンプA_3-3の出力が積分されることとな
り、以下上述の動作が繰り返えし行なわれること
となる。上述の動作が行なわれている過程におい
て、前述の如く、アンドゲートAND₁₄が“１”信
号を出力する時間は積分回路が積分を開始してか
ら、その出力が一定電圧KVcに達するまでの時間
であると共に該積分動作の速度は電源電圧E₁に
基づいて決定されるので、アンドゲートAND₁₄が
“１”を出力している時間は電源電圧が高いほど
短くなる。即ち、アンドゲートAND₁₄から繰り返
えし“１”信号が出力される周期は（即ち、パル
スの周期は）電源電圧により決定されることとな
り、電源電圧が高いほど高周波数のパルスが出力
されることとなる。

この様にしてアンドゲートAND₁₄から電源電圧
に応じた周波数のパルスが出力される一方、コン
パレーターCP₂，CP₃には電源電圧E₁がブリーダ
ー抵抗を介して入力し、設定電圧VLEVEL₁，
VLEVEL₂と比較される。今、電源電圧が十分に
高いものとするとコンパレーターCP₂，CP₃共に
“１”信号を出力する。このためエクスクルシブ
ノアーゲートENOR₁の出力は“１”となる。該
“１”信号はインバーターI₁₂を介して“０”信号
としてアンドゲートAND₂₄に伝わるため、アンド
ゲート２４は閉状態となる。又エクスクルシブノ
アゲートENOR₁の出力はアンドゲートAND₇に伝
わるため、該ゲートAND₇が開状態となる。この
ためアンドゲート及びオアゲートOR₇を介して前
記電源電圧に相応した周波数のパルスが発光ダイ
オードに印加され発光ダイオードが該周期にて点
滅することとなる。即ち、アンドゲートAND₁₄の
出力はアンドゲートAND₆に印加されているた
め、該アンドゲートAND₁₄の出力（パルス）はア
ンドゲートAND₆を介してフリツプフロツプFF₆
に伝わる。該フリツプフロツプFF₆及びFF₇は分
周回路を構成しているため、フリツプフロツプ
FF₆の出力はアンドゲートAND₁₄の出力パルスの
周波数にてパルスを出力する。

従がつて該フリツプフロツプFF₆のパルス出力
がアンドゲートAND₇及びオアゲートOR₇を介し
て発光ダイオードに伝わり発光ダイオードが点滅
することとなり、発光ダイオード９は電源電圧に
相応した周波数にて点滅し電源電圧値を表示す
る。

上述の動作は電源電圧がレベルVLEVEL₂より
も高い場合の動作であるが電源電圧がレベル
VLEVEL₂とVLEVEL₁との間にある場合につい
て説明する。この場合はコンパレーターCP₂から
は“１”信号が出力されるが、コンパレーター
CP₃からは“０”信号が出力されるためエクスク
ルシブノアーゲートENOR₁が“０”を出力す
る。このためアンドゲートAND₇は閉となりアン
ドゲートAND₂₄が開となる。従がつて、この場合
はフリツプフロツプFF₇の出力により発光ダイオ
ードが点滅することとなり、電源電圧がレベル
VLEVEL₂よりも高い時の周波数の1/2倍の周波
数にて発光ダイオードが点滅することとなる。即
ち、第１図ｂの如く電源電圧がレベルVLEVEL₂
よりもわずかに高い時の点滅周波数（即ち、フリ
ツプフロツプFF₆の周波数）が2f₂であつたとす
ると、電源電圧がレベルVLEVEL₂よりも低下し
た場合はフリツプフロツプFF₆の出力の代わりに
フリツプフロツプFF₇の周出力により発光ダイオ
ード９が点滅するため、f₂の周波数にて点滅する
こととなり、点滅周波数がステツプ的に低下する
こととなる。このため撮影者は明確に電源電圧の
残容量がVLEVEL₂以下となつた事を認識するこ
とが出来る。又、電源電圧がVLEVEL₁以下とな
ると、コンパレーターOP₂は“０”信号を出力す
る。このためナンドゲートNAND₂は“１”信号
を出力しフリツプフロツプFF₆，FF₇はリセツト
されることとなり、発光ダイオードは消燈状態と
なる。このため撮影者は電源電圧がVLEVEL₁以
下となり撮影動作を実行出来ないことを認識し得
る。この様に本発明に係るバツテリーチエツカー
においては電源電圧がVLEVEL₂以上の場合は発
光ダイオードの点滅周波数が電源電圧と共に徐々
に変化し、電源電圧がVLEVEL₂以下となつた時
は点滅周波数がステツプ的に低減し、電源電圧が
VLEVEL₂とVLEVEL₁との間にある時は電源電
圧と共に徐々に変化し、VLEVEL₁以下となると
点滅状態から消燈状態に変化するものであるた
め、電源電圧の残容量を明確に認識させることが
出来ることとなる。尚、上述のバツテリーチエツ
ク動作時においてはマグネツトMgに通電してい
るので、負荷に電流を流した状態における電圧検
出が出来ることとなり正確な電圧検出が行なえる
こととなる。又、マグネツトMgは通電されてい
るのであるがバツテリーチエツク時にはレリーズ
操作が行なわれていないので、絞り規制機構は不
作動状態に保持されることとなる。

次いで、第２、第３、第４、第５図の回路によ
る露出制御動作について説明する。この場合は不
図示のレリーズボタンを押下する。これにより、
レリーズ動作の第１ストロークスイツチ１がオン
となりトランジスターTr₁がオンとなり各回への
給電が開始される。これにより前述の場合と同様
にしてナンドゲートNAND₁からパルスが出力さ
れフリツプフロツプFF₃，FF₄，FF₅がリセツト
される。このため、前述の場合と同様にしてアン
ドゲートAND₁₄から“１”信号が出力される。こ
のため、ノアゲートNOR₃の出力が“０”とな
り、端子C₂に“０”が出力される。インバータ
ーI₃は“１”を出力し、アンドゲートAND₁の一
入力端に該“１”信号が伝わる。一方この時、端
子EILATCH，C₁は“１”信号を出力しているの
で、アンドゲートAND₁は“１”信号を出力す
る。スイツチ５がオンとなりアンプA_3-1の出力
がミラー積分回路の入力に印加される。アンプ
A_3-1の出力はＡ部、Ｂ部及びＣ部からの輝度情
報、開放Ｆ_NO情報、フイルム感度情報及びシヤツ
ター秒時情報に基づいた絞り値情報であり、該絞
り値情報が積分されることとなる。この様にして
ミラー積分回路にて積分動作が開始される一方、
Ｌ部のフリツプフロツプFF₁₀〜FF₁₃により構成
されるカウンターはOSCからの1ms周期のクロツ
クパルスをカウントしており、フリツプフロツプ
FF₁₃，FF₁₀の出力が“１”となつた時、即ちミ
ラー回路による積分動作が開始してから後9msec
にアンドゲートAND₁₈から“１”信号が出力され
る。該“１”信号はＨ部のオアゲートOR₁を介し
てアンドゲートAND₉に伝わる。この時上述の如
くアンドゲートAND₁₄は“１”信号を出力してい
るので、アンドゲートAND₉はオアゲートOR₁か
らの“１”信号に応答し、“１”を出力しオアゲ
ートOR₂を介してフリツプフロツプFF₃のＪ入力
端に該“１”信号が伝わる。これによりフリツプ
フロツプFF₃のＱ出力は“１”信号を出力し、ア
ンドゲートAND₁₄からの“１”信号は“０”信号
に変化すると共にアンドゲートAND₁₅から“１”
信号が出力される。又、上述のオアゲートOR₂か
らの“１”信号はオアゲートOR₄を介してフリツ
プフロツプFF₅のＤ入力端に伝わり、フリツプフ
ロツプFF₅のＱ出力端から“１”信号が出力され
る。この様にしてアンドゲートAND₁₄の出力が
“０”、アンドゲートAND₁₅の出力が“１”となる
と、ノアゲートNOR₂から“０”、NOR₃から
“１”が出力され、Ｇ部のアンドゲートAND₁か
らの“１”信号は“０”となり、代わつてアンド
ゲートAND₂から“１”信号が出力される。この
ため、スイツチ５はオフとなりスイツチ６がオン
となり、一定電圧KVcがミラー積分回路に印加さ
れ、逆積分動作が開始される。この様にして逆積
分動作が開始されると、ミラー積分回路の出力は
徐々に減少し、ミラー積分回路の出力が一定電圧
Vc以下となるとコンパレーターCP₁の出力が
“１”となり、フリツプフロツプFF₁（Ｈ部）が
セツトされ、フリツプフロツプFF₂のＱ出力が
“１”信号を出力しアンドゲートAND₁₀の一入力
端に“１”信号を印加する。又、この時上述の如
くアンドゲートAND₁₅の出力は“１”であると共
にインバーターI₇の出力も“１”であるので、ア
ンドゲートAND₁₀は“１”信号を出力する。該ア
ンドゲートAND₁₀からの“１”信号はＭ部のフリ
ツプフロツプFF₁₄〜FF₁₇のクロツク入力端CLに
印加されＬ部のカウンターの内容がフリツプフロ
ツプFF₁₄〜FF₁₇から成るラツチ回路にラツチさ
れる。上述の如くミラー積分回路による逆積分動
作の開始時にフリツプフロツプFF₅の出力端Ｑか
ら“１”信号が出力されるので、フリツプフロツ
プFF₁₀〜FF₁₃はミラー積分回路による逆積分動
作開始時にリセツトされている。このためフリツ
プフロツプFF₁₀〜FF₁₃は逆積分動作開始時点に
は初期状態に復帰しており、該初期状態からカウ
ント動作を開始している。従がつてラツチ回路に
ラツチされたフリツプフロツプFF₁₀〜FF₁₃の内
容は逆積分動作に要する時間の間にカウントされ
た値となり、絞り値に相応した値となつている。
即ち、公知の二重積分動作によりアナログ―デジ
タル変換が行なわれ、絞り値に相応したデジタル
値がラツチ回路にラツチされる。この様にしてア
ナログ―デジタル変換が行なわれ、絞り値のデジ
タル値がラツチ回路にラツチされると共に、前述
のアンドゲートAND₁₀からの“１”信号はオアゲ
ートOR₃を介してフリツプフロツプFF₃のＫ入力
端に伝わり、フリツプフロツプFF₃はリセツトさ
れる。このため、フリツプフロツプFF₃のＱ出力
は“０”を出力しアンドゲートAND₁₅の出力は
“１”から“０”に変化し、アンドゲートAND₁₄
の出力が再び“１”となる。これにより再び上述
の動作が行なわれ絞り値信号の積分動作が開始さ
れることとなり、上述の動作が繰り返えし実行さ
れる。この様にして絞り値のデジタル変換動作が
繰り返えし行なわれている過程において、不図示
のシヤツターボタンを更に押下するとスイツチ２
がオンとなる。これによりインバーターI₆から
“１”が出力されアンドゲートAND₁₁の一入力端
に、該“１”信号が伝わる。この時インバーター
I₉は“１”信号を出力しているので、アンドゲー
トAND₁₁はシヤツターボタンの更なる押下により
“１”信号を出力し、フリツプフロツプFF₄のＪ
入力端に“１”信号を伝えると共にオアゲート
OR₅を介してフリツプフロツプFF₃のＫ入力端に
“１”信号を伝える。この様にしてフリツプフロ
ツプFF₃のＫ入力端、フリツプフロツプFF₄のＪ
入力端に“１”信号が印加されると、フリツプフ
ロツプFF₃のＱ出力端から“０”がフリツプフロ
ツプFF₄のＱ出力端から“１”が出力され、アン
ドゲートAND₁₆から“１”信号が出力される。該
アンドゲートAND₁₆からの“１”信号はフリツプ
フロツプFF₉のセツト端子に入力するため、フリ
ツプフロツプFF₉がセツトされ、ノアゲート
NOR₁から“０”信号が出力される。又アンドゲ
ートAND₁₆からの“１”信号はノアゲートNOR₃
にも入力し、NOR₃から“０”信号が出力され
る。該ノアゲートNOR₁，NOR₃からの“０”信
号は端子EILATCH及びC₂を介してＧ部に伝わ
り、インバーターI₁，I₃から“１”信号が出力さ
れ、アンドゲートAND₄から“１”信号が出力さ
れる。該アンドゲートAND₄からの“１”信号に
よりトランジスターTr₅がオンとなりマグネツト
Mgに通電が行なわれ、不図示の絞り制御機構が
作動し、絞り制御動作が開始される。この様にし
て絞り制御機構が作動すると、絞り制御動作によ
り規制される絞り値に相応した数のパルスFPが
不図示のパルス形成手段から出力され、Ｎ部のカ
ウンターによりカウントされる。この様にしてカ
ウンターによりパルスFPがカウントされている
過程においてＮ部のカウンターの内容とラツチ回
路の内容が一致するとＯ部の一致検出回路のアン
ドゲートAND₂₃から“１”信号が出力されアンド
ゲートAND₈から“１”信号が出力され、該
“１”信号がオアゲートOR₂を介してフリツプフ
ロツプFF₃のＪ入力端に伝わり、フリツプフロツ
プFF₃のＱ出力端から“１”信号が出力される。
これによりアンドゲートAND₁₇から“１”が出力
され、アンドゲートAND₁₆からの“１”信号が
“０”信号となりノアゲートNOR₃の出力は
“１”となりＧ部のアンドゲートAND₄は“０”
信号を出力し、トランジスターTr₅がオフとな
り、マグネツトMgが無励磁状態となる。このた
め不図示の絞り制御機構による絞り制御動作が終
了し、絞りがプリセツトされ、その後、設定した
シヤツター秒時にてシヤツター制御が実行され、
露出制御が実行されることとなる。尚、上述の第
４図実施例においては発光ダイオード９によりバ
ツテリーチエツク動作の表示を行なつているが、
第６図、第７図の如く発光ダイオードの代わりに
セラミツク発音体５０又はセラミツク発音体５０
と発光ダイオード９を並用して発音及び発光表示
を行なつても良いことはもちろんである。

〈効果〉以下詳述した如く本発明に係るバツテリーチエ
ツク装置においては、電源電圧レベルと共に発振
周波数を徐々に変化させると共に、電源電圧が所
定のレベルの範囲外ととなつた時に前記周波数を
ステツプ変化させたものであるので、バツテリー
の残容量が上記所定のレベルの範囲内の値である
か否か及びそのレベルがどの位の値であるかをも
合わせて確認出来るものであり、バツテリーチエ
ツク装置において多大な効果を奏するものであ
る。

【図面の簡単な説明】

第１図ａは従来のバツテリーチエツク装置の動
作を説明する波形図、第１図ｂは本発明に係るバ
ツテリーチエツク装置の動作を説明する波形図、
第２図は本発明に係るバツテリーチエツク装置が
IC内に内蔵されるカメラ全体の概略構成の一実
施例を示す回路図、第３図は第２図示のカメラに
おける演算制御ICにおける測光、演算部の構成
並び本発明のバツテリーチエツク装置の一部分の
構成を示す回路図、第４図は前記第３図に示され
る本発明のバツテリーチエツク装置の一部構成と
共に本発明のバツテリーチエツク装置を構成する
第２図示のロジツクICのシーケンス制御部の構
成を示す回路図、第５図は第２図の演算制御IC
における絞り制御回路部の構成を示す回路図、第
６図は本発明に係るバツテリーチエツク装置にお
ける表示素子の一実施例を示す回路図、第７図は
本発明に係るバツテリーチエツク装置における表
示素子の他の一実施例を示す回路図である。Ｒ１３，Ｒ１４，A_3-3，７，A₄，C₁，CP₂，
OR₁，AND₉，AND１４，AND１５，AND５，
AND６，Tr₃，FF₃，FF₄…パルス出力回路、
CP₃…電圧検知回路、FF₆，FF₇…分周制御回路
部及び分周回路、９…報知手段、AND７，AND
２４，Ｉ１２，OR７…制御回路。

Claims

【特許請求の範囲】１電源電圧に相応して変化する周波数のパルス
を出力するパルス出力回路と、電源電圧を検出し
電源電圧が第１の範囲内の電圧値であるか否かを
検知して電源電圧が上記第１の範囲外の電圧とな
つた際に出力を発生する電圧検知回路と、前記パ
ルス出力回路からのパルスを分周する分周制御回
路部と、入力パルスの周波数に基づいた周波数に
て報知動作を行う報知手段と、前記電圧検知回路
からの出力に応答して報知手段への入力パルスを
上記パルス出力回路からのパルスから前記分周制
御回路部からのパルスに変更するための制御回路
とを設けたことを特徴とするバツテリーチエツク
装置。２電源電圧に相応して変化する周波数のパルス
を出力するパルス出力回路と、電源電圧を検出し
電源電圧が第１の範囲内の電圧値であるか否かを
検知して電源電圧が上記第１の範囲外の電圧とな
つた際に出力を発生する電圧検知回路と、前記パ
ルス出力回路からのパルスを所定の分周比にて分
周する分周回路と、該分周回路にて分周されたパ
ルスの周波数に基づいた周波数にて報知動作を行
う報知手段と、前記電圧検知回路からの出力に応
答して前記分周回路の分周比を前記電圧が前記第
１の範囲内の値の時の分周比とは異なる分周比に
移行させる制御回路とを設けたことを特徴とする
バツテリーチエツク装置。