JPH02310919A - 半導体装置における配線形成方法 - Google Patents
半導体装置における配線形成方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 27
- 230000015572 biosynthetic process Effects 0.000 title claims description 6
- 238000009792 diffusion process Methods 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 17
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 5
- 239000012535 impurity Substances 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims description 4
- 229910018523 Al—S Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 104
- 239000010408 film Substances 0.000 abstract description 39
- 239000010409 thin film Substances 0.000 abstract description 29
- 229910052710 silicon Inorganic materials 0.000 abstract description 11
- 239000010703 silicon Substances 0.000 abstract description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 6
- 238000010438 heat treatment Methods 0.000 abstract description 5
- 239000011229 interlayer Substances 0.000 abstract description 4
- 230000004888 barrier function Effects 0.000 abstract description 3
- 229910018125 Al-Si Inorganic materials 0.000 abstract 6
- 229910018520 Al—Si Inorganic materials 0.000 abstract 6
- 239000010936 titanium Substances 0.000 description 29
- 239000002184 metal Substances 0.000 description 27
- 229910052751 metal Inorganic materials 0.000 description 27
- 229910021332 silicide Inorganic materials 0.000 description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 238000006243 chemical reaction Methods 0.000 description 10
- 229910045601 alloy Inorganic materials 0.000 description 6
- 239000000956 alloy Substances 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001295 No alloy Inorganic materials 0.000 description 1
- 229910008599 TiW Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は半導体集積回路等に用いて好適な配線形成方
法に関する。
法に関する。
「従来の技術」
高密度実装の要求により半導体集積回路における素子寸
法の縮小化が進められてきている。この素子寸法の縮小
は、単に半導体基板の表面に沿った方向の寸法のみでな
く、表面に対し垂直な方向の寸法（例えば、基板表面か
らの拡散接合の深さ）についても行われる。
法の縮小化が進められてきている。この素子寸法の縮小
は、単に半導体基板の表面に沿った方向の寸法のみでな
く、表面に対し垂直な方向の寸法（例えば、基板表面か
らの拡散接合の深さ）についても行われる。
さて、半導体集積回路では、半導体基板全体を覆う絶縁
層の内、各素子の電極部（拡散層、多結晶シリコン等）
の上にある絶縁材を選択除去してｍ極部を露出し、その
後、へρ等の金属膜をその上に被着し、金属膜の不要な
部分を選択除去することにより各素子間の配線が形成さ
れる。ここで、電極部を露出するために絶縁層に空ける
穴はコンタクトポールと呼ばれている。ここで、上述し
た平面に沿った方向の寸法縮小化が行われると、当然の
ことながら、コンタクトホールの面積が小さくなるので
、コンタクトホールにおける金属膜と拡散層との接続抵
抗、いわゆるコンタクト抵抗が高くなってしまう。また
、平面に垂直な方向の寸法（この場合は拡散層の深さ）
の縮小が行われると、金属が電極部たる拡散層を侵食し
て突き抜け（この現象はアロイスパイクと呼ばれる）、
拡散層と基板との間のリーク電流を増大せしめる恐れが
ある。
層の内、各素子の電極部（拡散層、多結晶シリコン等）
の上にある絶縁材を選択除去してｍ極部を露出し、その
後、へρ等の金属膜をその上に被着し、金属膜の不要な
部分を選択除去することにより各素子間の配線が形成さ
れる。ここで、電極部を露出するために絶縁層に空ける
穴はコンタクトポールと呼ばれている。ここで、上述し
た平面に沿った方向の寸法縮小化が行われると、当然の
ことながら、コンタクトホールの面積が小さくなるので
、コンタクトホールにおける金属膜と拡散層との接続抵
抗、いわゆるコンタクト抵抗が高くなってしまう。また
、平面に垂直な方向の寸法（この場合は拡散層の深さ）
の縮小が行われると、金属が電極部たる拡散層を侵食し
て突き抜け（この現象はアロイスパイクと呼ばれる）、
拡散層と基板との間のリーク電流を増大せしめる恐れが
ある。
このように素子寸法の縮小化を進める場合、コンタクト
抵抗の高抵抗化、アロイスパイクといった問題が生じる
ので、これらを防止するために、配線層として金属シリ
サイド層がよく用いられる。
抵抗の高抵抗化、アロイスパイクといった問題が生じる
ので、これらを防止するために、配線層として金属シリ
サイド層がよく用いられる。
この金属シリサイド層は、以下説明するようにして形成
される。まず、半導体基板に形成された素子の電極部の
上の絶縁材を除去し、電極部を露出する。次に、半導体
基板全面に金属を被着し、熱処理を施す。この結果、電
極部のシリコンと金属とが合金反応し、電極部に金属シ
リサイド層が形成される。ここで、電極部以外の箇所は
絶縁層によって覆われているので、金属とシリコンとの
合金反応は行われず、金属膜がそのまま残る。そして、
この状態において、合金反応してない金属膜を除去する
ことにより、金属シリサイド層のみを残す。次に半導体
基板に金属層を積層し、この金属層を選択除去すること
により配線を形成する。
される。まず、半導体基板に形成された素子の電極部の
上の絶縁材を除去し、電極部を露出する。次に、半導体
基板全面に金属を被着し、熱処理を施す。この結果、電
極部のシリコンと金属とが合金反応し、電極部に金属シ
リサイド層が形成される。ここで、電極部以外の箇所は
絶縁層によって覆われているので、金属とシリコンとの
合金反応は行われず、金属膜がそのまま残る。そして、
この状態において、合金反応してない金属膜を除去する
ことにより、金属シリサイド層のみを残す。次に半導体
基板に金属層を積層し、この金属層を選択除去すること
により配線を形成する。
このようにして電極部との接触部のみか金属ソリサイド
層となった配線が形成される。そして、このような配線
構造によれば、金属シリサイド膜を介して拡散層と金属
配線とが接続されるので、コンタクト抵抗を低く抑える
ことができる。
層となった配線が形成される。そして、このような配線
構造によれば、金属シリサイド膜を介して拡散層と金属
配線とが接続されるので、コンタクト抵抗を低く抑える
ことができる。
「発明が解決しようとする課ｍＪ
ところで、上述したように金属シリサイド層を配線層と
して用いる場合、 ■金属シリサイド層の形成工程 ■合金反応してない金属を除去する工程■金属シリサイ
ド層の上に金属を積層する工程■上記各工程の実施に伴
い半導体基板表面を洗浄する洗浄工程 を必要とするので、製造工程全体の工程数が多くなり、
製造コストが大きくなってしまうという問題があった。
して用いる場合、 ■金属シリサイド層の形成工程 ■合金反応してない金属を除去する工程■金属シリサイ
ド層の上に金属を積層する工程■上記各工程の実施に伴
い半導体基板表面を洗浄する洗浄工程 を必要とするので、製造工程全体の工程数が多くなり、
製造コストが大きくなってしまうという問題があった。
この発明は上述した事情に鑑みてなされたもので、コン
タク、ト抵抗を低くすることができ、かつ、少ない工程
数で実現することができる半導体装置における配線形成
方法を提供することを目的としている。
タク、ト抵抗を低くすることができ、かつ、少ない工程
数で実現することができる半導体装置における配線形成
方法を提供することを目的としている。
１課題を解決するための手段」
この発明は、半導体基板表面の所定の各領域に不純物拡
散層を選択的に形成すると共に、該半導体基板上に絶縁
層を積層形成し、前記絶縁層の上に配線層を形成するこ
とにより前記各領域の不純物拡散層を相互接続してなる
半導体装置における配線形成方法において、 前記絶縁層の内、前記各領域の不純物拡散層の電極とな
る部分の上に積層された絶縁材を除去することにより、
該電極部を露出し、 前記絶縁層の上にＴ ｉ層を全面被着し、前記半導体基
板の周囲を真空に保った状態で、前記全面被着されたＴ
ｉ層の上にＴｉ−Ｗ層を全面被着し、さらに、 前記全面被着されたＴｉ−Ｗ層の上にＡｌ−Ｓｉ層を全
面被着することにより、Ｔｉ、Ｔｉ−ＷおよびＡ１２−
５ｉからなる多層膜を形成し、前記多層膜における配線
層として不要な領域を選択除去する ことを特徴としている。
散層を選択的に形成すると共に、該半導体基板上に絶縁
層を積層形成し、前記絶縁層の上に配線層を形成するこ
とにより前記各領域の不純物拡散層を相互接続してなる
半導体装置における配線形成方法において、 前記絶縁層の内、前記各領域の不純物拡散層の電極とな
る部分の上に積層された絶縁材を除去することにより、
該電極部を露出し、 前記絶縁層の上にＴ ｉ層を全面被着し、前記半導体基
板の周囲を真空に保った状態で、前記全面被着されたＴ
ｉ層の上にＴｉ−Ｗ層を全面被着し、さらに、 前記全面被着されたＴｉ−Ｗ層の上にＡｌ−Ｓｉ層を全
面被着することにより、Ｔｉ、Ｔｉ−ＷおよびＡ１２−
５ｉからなる多層膜を形成し、前記多層膜における配線
層として不要な領域を選択除去する ことを特徴としている。
１作用」
上記方法によれば、電極部とＡＣ−Ｓｉ層とは、’Ｉ’
ｉ層およびＴｉ−Ｗ層を介して接続される。従って、
ＡＱ−Ｓｉ層形成後に熱処理が行われても、安定した接
合性が得られる。また、電極部とＡａ−Ｓｉ層とに挾ま
れたＴ ｉ層およびＴｉ−Ｗ層かバリアとして作用する
ので、Ａｌ−５ｉ層とＴｉ−Ｗ層との界面におけるシリ
コンの析出が防止される。
ｉ層およびＴｉ−Ｗ層を介して接続される。従って、
ＡＱ−Ｓｉ層形成後に熱処理が行われても、安定した接
合性が得られる。また、電極部とＡａ−Ｓｉ層とに挾ま
れたＴ ｉ層およびＴｉ−Ｗ層かバリアとして作用する
ので、Ａｌ−５ｉ層とＴｉ−Ｗ層との界面におけるシリ
コンの析出が防止される。
従って、電極部とＡＱ−Ｓｉ層との間の抵抗を低く抑え
ることができる。
ることができる。
「実施例」
以下、図面を参照して本発明の一実施例について説明す
る。
る。
第１図はこの発明の一実施例による配線形成方法を用い
て製造された半導体集積回路の電極構造を示す断面図で
ある。この図において、１はＮ型不純物のドーピングさ
れたシリコン基板、２はＰ型不純物による拡散層、３は
Ｓ ｉ Ｏｐ等による層間絶縁膜、４（よＴｉ？Ｉｐ膜
、５はＴｉＷ薄膜、６はＡ（！−Ｓｉ薄膜、ＣＮは拡散
層２の上に形成されたコンタクトホールを示す。以下、
本実施例による配線形成方法を説明する。なお、以下で
はＰ全拡散層２の上にコンタクトホールＣＮを形成する
場合を例に説明するが、本配線形成方法がコンタクトホ
ールＣＮをＮ型拡散層上に形成する場合にも適用可能で
あることは言うまでもない。
て製造された半導体集積回路の電極構造を示す断面図で
ある。この図において、１はＮ型不純物のドーピングさ
れたシリコン基板、２はＰ型不純物による拡散層、３は
Ｓ ｉ Ｏｐ等による層間絶縁膜、４（よＴｉ？Ｉｐ膜
、５はＴｉＷ薄膜、６はＡ（！−Ｓｉ薄膜、ＣＮは拡散
層２の上に形成されたコンタクトホールを示す。以下、
本実施例による配線形成方法を説明する。なお、以下で
はＰ全拡散層２の上にコンタクトホールＣＮを形成する
場合を例に説明するが、本配線形成方法がコンタクトホ
ールＣＮをＮ型拡散層上に形成する場合にも適用可能で
あることは言うまでもない。
まず、シリコン基板１にシリコン酸化膜を成長させフィ
ールド絶縁膜を形成する。この成長工程において、シリ
コン基板ｌにおける素子形成領域（トランジスタ等を形
成する領域）は、例えば窒化膜等で覆っておく。この結
果、素子領域以外の領域のシリコン酸化膜のみが選択的
に成長し、厚いフィールド絶縁膜が形成される。そして
、窒化膜を除去する。
ールド絶縁膜を形成する。この成長工程において、シリ
コン基板ｌにおける素子形成領域（トランジスタ等を形
成する領域）は、例えば窒化膜等で覆っておく。この結
果、素子領域以外の領域のシリコン酸化膜のみが選択的
に成長し、厚いフィールド絶縁膜が形成される。そして
、窒化膜を除去する。
次いでシリコン基板！上のシリコン酸化膜に対し、一様
に全面エツチングを行い、シリコン基板！における素子
領域を露出する。そして、熱処理を行うことにより、素
子領域に薄いシリコン酸化膜からなるゲート酸化膜を形
成する。この状態で、ボロン等のＰ型不純物をイオン注
入し、熱処理を行う。この結果、素子領域にＰ型の拡散
層２が形成される。
に全面エツチングを行い、シリコン基板！における素子
領域を露出する。そして、熱処理を行うことにより、素
子領域に薄いシリコン酸化膜からなるゲート酸化膜を形
成する。この状態で、ボロン等のＰ型不純物をイオン注
入し、熱処理を行う。この結果、素子領域にＰ型の拡散
層２が形成される。
次に、全面に、例えばＣＶＤ（化学的気相成長）シリコ
ン酸化膜等の眉間絶縁膜３を厚く形成する。
ン酸化膜等の眉間絶縁膜３を厚く形成する。
そして、この層間絶縁膜３を選択エツチングすることに
より、拡散層２の上にコンタクトホールＣＮをＩＪｎ口
する。そして、周囲を真空に保った状態で、Ｔｉ（チタ
ン）、Ｔｉ−Ｗ（チタン−タングステン）、Ａｌ−５ｉ
（シリコン含有アルミニウム）を順次連続してスパッタ
リングし、全面に、Ｔｉ薄膜４、Ｔｉ−Ｗ薄膜５、Ａ１
２−Ｓｉ薄膜６を積層する。
より、拡散層２の上にコンタクトホールＣＮをＩＪｎ口
する。そして、周囲を真空に保った状態で、Ｔｉ（チタ
ン）、Ｔｉ−Ｗ（チタン−タングステン）、Ａｌ−５ｉ
（シリコン含有アルミニウム）を順次連続してスパッタ
リングし、全面に、Ｔｉ薄膜４、Ｔｉ−Ｗ薄膜５、Ａ１
２−Ｓｉ薄膜６を積層する。
このように真空に保った状態でスパッタリングを行うこ
とにより、上記各薄膜に不純物（Ｏｆ、ＨＩＯおよびそ
の化合物）が混入する場合に発生する膜質の変化が防止
される。また、このように連続スパッタリングを行うこ
とにより、上記各薄膜によって構成される配線層のコロ
−ジョン（腐敗）が防止される。
とにより、上記各薄膜に不純物（Ｏｆ、ＨＩＯおよびそ
の化合物）が混入する場合に発生する膜質の変化が防止
される。また、このように連続スパッタリングを行うこ
とにより、上記各薄膜によって構成される配線層のコロ
−ジョン（腐敗）が防止される。
ココテ、配線層とし１’ Ｔ ｉ／ Ｔ ｉＷ／ ＡＱ
２− Ｓ ｉノ積層構造を用いるに至った理由について
説明する。
２− Ｓ ｉノ積層構造を用いるに至った理由について
説明する。
Ｓ ＋ｓ Ａ Ｑｚ Ａ Ｑ Ｓ ＋ｓ Ｔ ｔおよ
びＴｉＷ（７）各種薄膜を各種紐み合わせて各種薄膜の
積層構造を形成した場合、各種積層構造の諸性質として
以下列挙する事柄が知られている。
びＴｉＷ（７）各種薄膜を各種紐み合わせて各種薄膜の
積層構造を形成した場合、各種積層構造の諸性質として
以下列挙する事柄が知られている。
■ステップ・カバレージがＡ３−５ｉよりらＴｉＷの方
が良い（１９８６，１２日経マイクロデバイス）。
が良い（１９８６，１２日経マイクロデバイス）。
■ＴｉＷは多孔質である。従って、Ｓｉ／ＴｉＷ／ＡＱ
の３層構造の場合、ＴｉＷ層の膜厚が薄いと、Ｔ’ｉＷ
層の両側のＡＱ原子とＳｉ原子とが反応することがある
（１９８６．１２日経マイクロデバイス）。
の３層構造の場合、ＴｉＷ層の膜厚が薄いと、Ｔ’ｉＷ
層の両側のＡＱ原子とＳｉ原子とが反応することがある
（１９８６．１２日経マイクロデバイス）。
■５００℃、６０分の熱処理を行った場合、Ａ１２−Ｓ
ｉとＴｉＷとの反応（ＷＡＬｔの生゛成）が見られる。
ｉとＴｉＷとの反応（ＷＡＬｔの生゛成）が見られる。
しかし、４７０℃、６０分の場合は反応が見られない。
’ｒｉｗ、！：ｓｉとの反応は５００℃では見られない
（１９８７，Ｍａｔｅｒｉａｌｓ Ｒｅ５ｅａｒｃｈ
５ｏｃｉｅｔｙシヤープ）。
（１９８７，Ｍａｔｅｒｉａｌｓ Ｒｅ５ｅａｒｃｈ
５ｏｃｉｅｔｙシヤープ）。
■’Ｉ’ｉＷは５５０℃、３０分まで耐熱性が安定して
いるが、Ｔｉは４５０℃、３０分（Ｔｉ膜厚が１０００
人の場合）まで耐熱性が安定している（１９８３ Ａ
ｍｅｒｉｃａｎ Ｖ ａｃｕｕｌｌｌＳ ｏｃｉｅｔｙ
）。
いるが、Ｔｉは４５０℃、３０分（Ｔｉ膜厚が１０００
人の場合）まで耐熱性が安定している（１９８３ Ａ
ｍｅｒｉｃａｎ Ｖ ａｃｕｕｌｌｌＳ ｏｃｉｅｔｙ
）。
■ＡＱは４００℃でＴｉと反応し、ＡＩＬＴｉを形成す
る。′ｒｉは５００℃でＳｉと反応して’ｌ”ｉｓｉを
形成する。また、Ｔｉは６００℃でＳｉと反応し、Ｔｉ
ｓ ｉｔを形成する（１９８３ Ａｍｅｒｉｃａｎ ｒ
ｎ５ｔｉｔｕｔｅ ｏｒＰ ｈｙｓｉｃｓ）。
る。′ｒｉは５００℃でＳｉと反応して’ｌ”ｉｓｉを
形成する。また、Ｔｉは６００℃でＳｉと反応し、Ｔｉ
ｓ ｉｔを形成する（１９８３ Ａｍｅｒｉｃａｎ ｒ
ｎ５ｔｉｔｕｔｅ ｏｒＰ ｈｙｓｉｃｓ）。
■Ａ Ｉ２／ Ｔ ｉＳ Ｌ／ Ｓ ｉの３層構造は、
５５０℃、３０分まで安定している。温度を５５０℃に
すると、ＡＱとＴ ｉＳ Ｌの界面において反応が始ま
る。この場合、Ｔ ｉＳ ＬとＳｉとの界面は安定して
いる（１９８３ Ａｍｅｒｉｃａｎ Ｉ ｎ５ｔｉｔｕ
ｔｅ ｏｒＰｈｙｓｉｃｓ）。
５５０℃、３０分まで安定している。温度を５５０℃に
すると、ＡＱとＴ ｉＳ Ｌの界面において反応が始ま
る。この場合、Ｔ ｉＳ ＬとＳｉとの界面は安定して
いる（１９８３ Ａｍｅｒｉｃａｎ Ｉ ｎ５ｔｉｔｕ
ｔｅ ｏｒＰｈｙｓｉｃｓ）。
■Ｔｉ／Ｓｉの２層構造の場合、Ｔｉ／Ｓｉ界面に薄い
酸化膜があると、この薄い酸化膜がＴｉによって還元さ
れた後、シリサイド化が始まる。この時、酸化膜から還
元された酸素がシリサイド表面に掃き出されて行くので
、シリサイドＴ ｉＳ １ｘＣｘはＴｉ原子１ｇに対応
するＳｉ原子の数）の膜質に影響を及ぼす。従って、こ
の構造の場合、逆スパツタリングを行うことにより、界
面酸化膜を除去する必要がある（ＳＤＭ ８８−３８
）。
酸化膜があると、この薄い酸化膜がＴｉによって還元さ
れた後、シリサイド化が始まる。この時、酸化膜から還
元された酸素がシリサイド表面に掃き出されて行くので
、シリサイドＴ ｉＳ １ｘＣｘはＴｉ原子１ｇに対応
するＳｉ原子の数）の膜質に影響を及ぼす。従って、こ
の構造の場合、逆スパツタリングを行うことにより、界
面酸化膜を除去する必要がある（ＳＤＭ ８８−３８
）。
■ＴｉＷとシリサイドとの間に酸化膜があると、酸素が
移動し、抵抗が上がる。従って、シリサイド上の酸化膜
を除去する必要がある。この酸化膜の除去を逆スパツタ
リングにより行うと、Ｗｅｔエツチング処理により行う
場合よりも接合リーク（シリサイドが接触する拡散層と
その背景の８１基板との間の接合リーク）を少なく抑え
ることができる（１９８３．Ａｍｅｒｉｃａｎ Ｖａｃ
ｕｕｕｍ ５ｏｃｉｅｔｙ）。
移動し、抵抗が上がる。従って、シリサイド上の酸化膜
を除去する必要がある。この酸化膜の除去を逆スパツタ
リングにより行うと、Ｗｅｔエツチング処理により行う
場合よりも接合リーク（シリサイドが接触する拡散層と
その背景の８１基板との間の接合リーク）を少なく抑え
ることができる（１９８３．Ａｍｅｒｉｃａｎ Ｖａｃ
ｕｕｕｍ ５ｏｃｉｅｔｙ）。
本実施例では、上記■〜■の事実を考慮すると共に、配
線層としてＡ（！ −Ｓ ｉ層 Ｔ ｉＷの積層構造を
用いると該配線層をＰ型拡散層と接触させた場合にコン
タクト抵抗が高くなり過ぎることを考慮し、ＴｉＷ層と
Ｓｉ基板との間にＴ ｉ層を形成し、低コンタクト抵抗
化を図った。また、上記■〜■から明らかなように１．
ｌとＴｉとの反応が起こる温度（４００℃）が最ら低い
ので、ＴｉＷ層を充分に厚くしてバリアメタルとして用
い、Ａ（とＴｉとの反応が起きないようにした。
線層としてＡ（！ −Ｓ ｉ層 Ｔ ｉＷの積層構造を
用いると該配線層をＰ型拡散層と接触させた場合にコン
タクト抵抗が高くなり過ぎることを考慮し、ＴｉＷ層と
Ｓｉ基板との間にＴ ｉ層を形成し、低コンタクト抵抗
化を図った。また、上記■〜■から明らかなように１．
ｌとＴｉとの反応が起こる温度（４００℃）が最ら低い
ので、ＴｉＷ層を充分に厚くしてバリアメタルとして用
い、Ａ（とＴｉとの反応が起きないようにした。
表−１は、各薄膜の厚さとして、好ましい例を示したも
のである。
のである。
表−■ 金属薄膜の厚さ
Ｔｉ薄膜４、Ｔｉ−Ｗ薄膜５およびＡ１２−Ｓｉ薄膜６
の積層形成が完了すると、配線として不要な部分を選択
エツチングする。このようにして、配線を形成工程が終
了する。
の積層形成が完了すると、配線として不要な部分を選択
エツチングする。このようにして、配線を形成工程が終
了する。
本実施例によるＴｉ薄膜４、Ｔｉ−Ｗ薄膜５およびＡρ
−Ｓｉ薄膜６からなる配線層は、形成後に熱処理が行わ
れても、各層間において安定した接合性が得られる。さ
らに、本配線構造は、Ｔｉ薄膜４および充分に厚いＴｉ
−Ｗ薄膜５が、拡散層２とＡρ−Ｓｉ薄膜６との間に挾
まれた構造となっているので、拡散層２とＡＱ−Ｓｉ薄
膜６とか直接接触することがない。従って、直接接触す
る場合に発生する拡散層２のシリコン原子がＡＱ−Ｓｉ
に溶融して拡散層２とＡｆｆ−Ｓｉ薄膜６との界面に析
出する現象を防止することができる。
−Ｓｉ薄膜６からなる配線層は、形成後に熱処理が行わ
れても、各層間において安定した接合性が得られる。さ
らに、本配線構造は、Ｔｉ薄膜４および充分に厚いＴｉ
−Ｗ薄膜５が、拡散層２とＡρ−Ｓｉ薄膜６との間に挾
まれた構造となっているので、拡散層２とＡＱ−Ｓｉ薄
膜６とか直接接触することがない。従って、直接接触す
る場合に発生する拡散層２のシリコン原子がＡＱ−Ｓｉ
に溶融して拡散層２とＡｆｆ−Ｓｉ薄膜６との界面に析
出する現象を防止することができる。
第２図は上記表−１に記載した例１および例２の条件で
配線層を形成した場合のコンタクト抵抗値を示すグラフ
である。この図において、横軸はコンタクトホールの大
きさ、縦軸はコンタクト抵抗値を示す。また、実線は例
１の条件の場合のコンタクト抵抗、破線は例２の条件の
場合のコンタクト抵抗である。本実施例による配線形成
決方法を用いた場合、Ｐ型拡散層およびＮ型拡散層のと
ちらの拡散層の上にコンタクトポールを形成する場合で
も、従来のシリサイド金属層による配線層の場合と同等
、コンタクト抵抗を低く抑えることができるということ
が分かる。
配線層を形成した場合のコンタクト抵抗値を示すグラフ
である。この図において、横軸はコンタクトホールの大
きさ、縦軸はコンタクト抵抗値を示す。また、実線は例
１の条件の場合のコンタクト抵抗、破線は例２の条件の
場合のコンタクト抵抗である。本実施例による配線形成
決方法を用いた場合、Ｐ型拡散層およびＮ型拡散層のと
ちらの拡散層の上にコンタクトポールを形成する場合で
も、従来のシリサイド金属層による配線層の場合と同等
、コンタクト抵抗を低く抑えることができるということ
が分かる。
「発明の効果」
以上説明したように、この発明によれば、半導体基板表
面の所定の各領域に不純物拡散層を選択的に形成すると
共に、該半導体基板上に絶縁層を積層形成し、前記絶縁
層の上に配線層を形成することにより前記各領域の不純
物拡散層を相互接続してなる半導体装置における配線形
成方法において、前記絶縁層の内、前記各領域の不純物
拡散層の電極となる部分の上に積層された絶縁材を除去
することにより、該電極部を露出し、前記絶縁層の上に
Ｔｉ層を全面被着し、前記半導体基板の周囲を真空に保
った状態で、前記全面被着されたＴ ｉ層の上にＴｉ−
Ｗ層を全面被着し、さらに、面記全面被着されたＴｉ−
Ｗ層の上にＡ（！−５ｉ層を全面被着することにより、
Ｔｉ、Ｔｉ−ＷおよびＡｌ１−Ｓｉからなる多層膜を形
成し、前記多層膜における配線層として不要な領域を選
択除去するようにしたので、配線層と拡散層とのコンタ
クト抵抗を低くすることができる。また、この発明によ
れば、このようにコンタクト抵抗の低い半導体装置を少
ない工程数により製造するという利点がある。
面の所定の各領域に不純物拡散層を選択的に形成すると
共に、該半導体基板上に絶縁層を積層形成し、前記絶縁
層の上に配線層を形成することにより前記各領域の不純
物拡散層を相互接続してなる半導体装置における配線形
成方法において、前記絶縁層の内、前記各領域の不純物
拡散層の電極となる部分の上に積層された絶縁材を除去
することにより、該電極部を露出し、前記絶縁層の上に
Ｔｉ層を全面被着し、前記半導体基板の周囲を真空に保
った状態で、前記全面被着されたＴ ｉ層の上にＴｉ−
Ｗ層を全面被着し、さらに、面記全面被着されたＴｉ−
Ｗ層の上にＡ（！−５ｉ層を全面被着することにより、
Ｔｉ、Ｔｉ−ＷおよびＡｌ１−Ｓｉからなる多層膜を形
成し、前記多層膜における配線層として不要な領域を選
択除去するようにしたので、配線層と拡散層とのコンタ
クト抵抗を低くすることができる。また、この発明によ
れば、このようにコンタクト抵抗の低い半導体装置を少
ない工程数により製造するという利点がある。
第１図はこの発明の一実施例による配線形成方法を説明
する図、第２図は同実施例におけるコンタクト抵抗を示
す図である。 ■・・・・・・Ｓｉ基板、２・・・・・・拡散層、３・
・・・・・層間絶縁膜、４・・・・・・Ｔｉ薄膜、５・
・・・・・ＴｉＷ薄膜、６・・・・・・Ａ（１−Ｓ ｉ
薄膜、ＣＮ・・・・・・コンタクトポール。
する図、第２図は同実施例におけるコンタクト抵抗を示
す図である。 ■・・・・・・Ｓｉ基板、２・・・・・・拡散層、３・
・・・・・層間絶縁膜、４・・・・・・Ｔｉ薄膜、５・
・・・・・ＴｉＷ薄膜、６・・・・・・Ａ（１−Ｓ ｉ
薄膜、ＣＮ・・・・・・コンタクトポール。
Claims (1)
- 【特許請求の範囲】 半導体基板表面の所定の各領域に不純物拡散層を選択的
に形成すると共に、該半導体基板上に絶縁層を積層形成
し、前記絶縁層の上に配線層を形成することにより前記
各領域の不純物拡散層を相互接続してなる半導体装置に
おける配線形成方法において、 前記絶縁層の内、前記各領域の不純物拡散層の電極とな
る部分の上に積層された絶縁材を除去することにより、
該電極部を露出し、 前記絶縁層の上にＴｉ層を全面被着し、 前記半導体基板の周囲を真空に保った状態で、前記全面
被着されたＴｉ層の上にＴｉ−Ｗ層を全面被着し、さら
に、 前記全面被着されたＴｉ−Ｗ層の上にＡｌ−Ｓｉ層を全
面被着することにより、Ｔｉ、Ｔｉ−ＷおよびＡｌ−Ｓ
ｉからなる多層膜を形成し、 前記多層膜における配線層として不要な領域を選択除去
する ことを特徴とする半導体装置における配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13244089A JPH02310919A (ja) | 1989-05-25 | 1989-05-25 | 半導体装置における配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13244089A JPH02310919A (ja) | 1989-05-25 | 1989-05-25 | 半導体装置における配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02310919A true JPH02310919A (ja) | 1990-12-26 |
Family
ID=15081417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13244089A Pending JPH02310919A (ja) | 1989-05-25 | 1989-05-25 | 半導体装置における配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02310919A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5843842A (en) * | 1991-07-08 | 1998-12-01 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device having a wiring layer without producing silicon precipitates |
-
1989
- 1989-05-25 JP JP13244089A patent/JPH02310919A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5843842A (en) * | 1991-07-08 | 1998-12-01 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device having a wiring layer without producing silicon precipitates |
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