JPH02304959A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02304959A JPH02304959A JP12573489A JP12573489A JPH02304959A JP H02304959 A JPH02304959 A JP H02304959A JP 12573489 A JP12573489 A JP 12573489A JP 12573489 A JP12573489 A JP 12573489A JP H02304959 A JPH02304959 A JP H02304959A
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- Japan
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- lsi
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000007689 inspection Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000003745 diagnosis Methods 0.000 description 2
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- 230000001934 delay Effects 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の回路構成および構造に関し、
とくに高密度に集積化された半導体集積回路（以下ＬＳ
Ｉと称する）における検査のための回路および構造に関
する。
とくに高密度に集積化された半導体集積回路（以下ＬＳ
Ｉと称する）における検査のための回路および構造に関
する。
従来、ＬＳＩを多数実装した電子回路パッケージ（以下
ＬＳＩ ＰＫＧと称する）の検査においてはＬＳＩ
ＰＫＧの通常の入出力端子のみからの人出カバターン
のみでＬＳＩ ＰＫＧに接続されている個々のＬＳＩ
自体の良否を判断しなければならなかったために、非常
に大量のテストパターンを作成しなければならなかった
が、実際には入出カバターンのみで該当ＬＳＩ自体の良
否を１００％完全に発見できる様なテストパターンの発
生は技術的にもむずかしかった。またその作成に非常に
長い時間を要するために、次工程での漏洩不良の発生及
び生産納期遅延に関して多大の欠点かあった。
ＬＳＩ ＰＫＧと称する）の検査においてはＬＳＩ
ＰＫＧの通常の入出力端子のみからの人出カバターン
のみでＬＳＩ ＰＫＧに接続されている個々のＬＳＩ
自体の良否を判断しなければならなかったために、非常
に大量のテストパターンを作成しなければならなかった
が、実際には入出カバターンのみで該当ＬＳＩ自体の良
否を１００％完全に発見できる様なテストパターンの発
生は技術的にもむずかしかった。またその作成に非常に
長い時間を要するために、次工程での漏洩不良の発生及
び生産納期遅延に関して多大の欠点かあった。
ＬＳＩの高密度集積化に伴って、この様なＬＳＩを多数
実装したＬＳＩ ＰＫＧにおいては、たとえ形状が以
前と同一であっても、そのＰＫＧ内に存在するゲート数
は飛躍的に増加した。このためＰＫＧ検査のために以前
より実施されて来た様なりＡシステムを使用してのテス
トパターンの作成時間が等比級数的に増大又は技術的に
作成不可能に近くなり、検査のための検知力が充分な状
態に確保できなくなり、ある場合には不可能となって来
た。
実装したＬＳＩ ＰＫＧにおいては、たとえ形状が以
前と同一であっても、そのＰＫＧ内に存在するゲート数
は飛躍的に増加した。このためＰＫＧ検査のために以前
より実施されて来た様なりＡシステムを使用してのテス
トパターンの作成時間が等比級数的に増大又は技術的に
作成不可能に近くなり、検査のための検知力が充分な状
態に確保できなくなり、ある場合には不可能となって来
た。
本発明の目的は、ＬＳＩを多数実装した電子回路パッケ
ージのパッケージ検査の診断の段階で、従来必要とされ
ていた様な質の高い複雑なテストプログラムをその診断
に使用することなく、非常に簡単なテストパターンと操
作によって迅速に故障の原因となっているＬ］の所在を
追求可能とする様な機能を持ったＬＳＩを提供すること
にある。
ージのパッケージ検査の診断の段階で、従来必要とされ
ていた様な質の高い複雑なテストプログラムをその診断
に使用することなく、非常に簡単なテストパターンと操
作によって迅速に故障の原因となっているＬ］の所在を
追求可能とする様な機能を持ったＬＳＩを提供すること
にある。
本発明はＬＳＩの上面に、Ｎ源供給端子や入出力端子の
他にそのＬＳＩ単体として良品であるのか不良品である
のかを判断するためのチェック用端子を設けるものであ
る。すなわち本発明は、電源供給端子や入出力端子とし
ての第１の端子群と、チェックのための第２の端子群と
、チェック端子用の制御入力のための第３の端子とを有
し、前記第２の端子群を容器の上面に設け、前記第３の
端子に特定の電位が与えられたときに前記第２の端子群
を利用可能状態としそれ以外のときは前記第２の端子群
をハイインピーダンス状態とする制御回路を内部に設け
たことを特徴とする半導体集積回路を提供する。
他にそのＬＳＩ単体として良品であるのか不良品である
のかを判断するためのチェック用端子を設けるものであ
る。すなわち本発明は、電源供給端子や入出力端子とし
ての第１の端子群と、チェックのための第２の端子群と
、チェック端子用の制御入力のための第３の端子とを有
し、前記第２の端子群を容器の上面に設け、前記第３の
端子に特定の電位が与えられたときに前記第２の端子群
を利用可能状態としそれ以外のときは前記第２の端子群
をハイインピーダンス状態とする制御回路を内部に設け
たことを特徴とする半導体集積回路を提供する。
ＬＳＩの内部にて機能ブロック毎にチェック端子を最終
的な出力端子とは全く独立して上面に複数個設定し、特
定の入力端子を接地させることによって、チェック端子
をハイインピーダンスの状態よりＯＮの状態に変化させ
て、ＬＳＩ内部の状態を指示させる様にすれば、単純に
出力端子のみによってＬＳＩの内部を観測しているより
も、ＬＳＩ内部の状４筈が詳しく識別でき、従来よりも
簡単かつ短いテストパターンにてＬＳＩの不良を発見で
きることが可能である。
的な出力端子とは全く独立して上面に複数個設定し、特
定の入力端子を接地させることによって、チェック端子
をハイインピーダンスの状態よりＯＮの状態に変化させ
て、ＬＳＩ内部の状態を指示させる様にすれば、単純に
出力端子のみによってＬＳＩの内部を観測しているより
も、ＬＳＩ内部の状４筈が詳しく識別でき、従来よりも
簡単かつ短いテストパターンにてＬＳＩの不良を発見で
きることが可能である。
次に本発明の実施例を図を参照しながら以下に説明する
。
。
第１図の実施例は本発明をＤＩＰ型のＬＳＩに適用した
場合のものであり、ＬＳＩ本体から電源及び人出力等の
端子３を導出して構成されている。
場合のものであり、ＬＳＩ本体から電源及び人出力等の
端子３を導出して構成されている。
以下に本発明の動作及び機能を第２図を用いて説明する
。第２図において８１〜Ｂ７の各ブロックはＬＳＩ内部
を一番効果的な機能ブロックに分割した各ブロックを示
し、各ブロック間は信号線によって接続されているが、
その内の検査上チェックしたい信号線がスイッチ回路Ｓ
Ｗを通して各チェック端子２と接続されている。各゛ブ
ロックには通常のとおり入力端子３Ｌ出力端子３０がも
うけられているが、電源端子３が設けられる。本実施例
のスイッチ回路ＳＷには特別端子３Ａが設けられており
、スイッチ回路ＳＷは端子３Ａを接地することによって
ＯＮとなりチェック端子２を内部回路へ導通させ、その
他の時は○ＦＦとなり端子２をハイインピーダンスにす
る。
。第２図において８１〜Ｂ７の各ブロックはＬＳＩ内部
を一番効果的な機能ブロックに分割した各ブロックを示
し、各ブロック間は信号線によって接続されているが、
その内の検査上チェックしたい信号線がスイッチ回路Ｓ
Ｗを通して各チェック端子２と接続されている。各゛ブ
ロックには通常のとおり入力端子３Ｌ出力端子３０がも
うけられているが、電源端子３が設けられる。本実施例
のスイッチ回路ＳＷには特別端子３Ａが設けられており
、スイッチ回路ＳＷは端子３Ａを接地することによって
ＯＮとなりチェック端子２を内部回路へ導通させ、その
他の時は○ＦＦとなり端子２をハイインピーダンスにす
る。
通常は端子３Ｐに電源が供給され、３Ａはオープンであ
りよってチェック端子２はハイインピーダンス状態とな
っている。この状態では入力端子３Ｉに印加されたテス
トパターンの結果が３０に出力されている。通常は原則
としてこの状態にてＬＳＩ ＰＫＧのテストは実行さ
れるが、各ＬＳＩのテストが充分にテスト出来ない場合
や、故障診断の時には３Ａを接地させればＳＷがＯＮし
、ＬＳＩ内部の状態がチェック端子２を通しても観測で
きるため、チェック端子２にＰＫＧテスターの診断プロ
ーブをあてて観測させれば、検査及び診断は３０端子の
みを観測している場合よりも、簡単にかつ確実に実行で
きる。
りよってチェック端子２はハイインピーダンス状態とな
っている。この状態では入力端子３Ｉに印加されたテス
トパターンの結果が３０に出力されている。通常は原則
としてこの状態にてＬＳＩ ＰＫＧのテストは実行さ
れるが、各ＬＳＩのテストが充分にテスト出来ない場合
や、故障診断の時には３Ａを接地させればＳＷがＯＮし
、ＬＳＩ内部の状態がチェック端子２を通しても観測で
きるため、チェック端子２にＰＫＧテスターの診断プロ
ーブをあてて観測させれば、検査及び診断は３０端子の
みを観測している場合よりも、簡単にかつ確実に実行で
きる。
本発明は以上説明した如く、ＬＳＩにおいて電源供給端
子や入出力端子の他にチェックのための端子を上面に設
けて活用することにより、ＬＳＩＰＫＧの最大のネック
となっている故障診断作業を従来の方法よりもより簡単
により確実に行うことができるという効果がある。
子や入出力端子の他にチェックのための端子を上面に設
けて活用することにより、ＬＳＩＰＫＧの最大のネック
となっている故障診断作業を従来の方法よりもより簡単
により確実に行うことができるという効果がある。
第１図は本発明の一実施例のＬＳＩの斜視図、第２図は
内部回路を表すブロック図である。 ２・・・・・・上面に設けられたチェック端子、１・・
・・・・ＬＳＩ本体、３・・・・・・電源及び入出力端
子、３Ａ・・・・・・特定端子、３Ｐ・・・・・・電源
供給端子、３Ｉ・・・・・・入力端子、３０・・・・・
・出力端子、８１〜Ｂ７・・・・・・内部を機能分割し
た各ブロック、ＳＷ・・・・・・スイッチ回路。 代理人 弁理士 内 原 音 招１図 躬２ 閃
内部回路を表すブロック図である。 ２・・・・・・上面に設けられたチェック端子、１・・
・・・・ＬＳＩ本体、３・・・・・・電源及び入出力端
子、３Ａ・・・・・・特定端子、３Ｐ・・・・・・電源
供給端子、３Ｉ・・・・・・入力端子、３０・・・・・
・出力端子、８１〜Ｂ７・・・・・・内部を機能分割し
た各ブロック、ＳＷ・・・・・・スイッチ回路。 代理人 弁理士 内 原 音 招１図 躬２ 閃
Claims (1)
- 電源供給端子や入出力端子としての第１の端子群と、チ
ェックのための第２の端子群と、チェック端子用の制御
入力のための第３の端子とを有し、前記第２の端子群を
容器の上面に設け、前記第３の端子に特定の電位が与え
られたときに前記第２の端子群を利用可能状態としそれ
以外のときは前記第２の端子群をハイインピーダンス状
態とする制御回路を内部に設けたことを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12573489A JPH02304959A (ja) | 1989-05-19 | 1989-05-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12573489A JPH02304959A (ja) | 1989-05-19 | 1989-05-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02304959A true JPH02304959A (ja) | 1990-12-18 |
Family
ID=14917470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12573489A Pending JPH02304959A (ja) | 1989-05-19 | 1989-05-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02304959A (ja) |
-
1989
- 1989-05-19 JP JP12573489A patent/JPH02304959A/ja active Pending
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