JPH02303048A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH02303048A JPH02303048A JP12467389A JP12467389A JPH02303048A JP H02303048 A JPH02303048 A JP H02303048A JP 12467389 A JP12467389 A JP 12467389A JP 12467389 A JP12467389 A JP 12467389A JP H02303048 A JPH02303048 A JP H02303048A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、ＳＯｔ型半導体装置に使用される半導体装
置およびその製造方法に関する。
置およびその製造方法に関する。
（従来の技術）
従来の半導体装置としては、例えば第１２図に示すよう
なものが知られている。これは、１９８８年 Ｅｘｔｅ
ｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ５ｔｈ Ｉｎｔ
ｅｒｎａＬｉｏｎａＩ Ｗａｒｋｓｈｏｐ ｏｎ Ｆ
ｕｔｕｒｅ Ｅｌｅｃｔｉｏｎ Ｄｅｖｉｃｅ Ｐ２Ｓ
５からの引用であり、シリコン（ＳＬ）基板中に５ｉＯ
８を埋め込むことによりＳｏｌ基板を実現している。
以下、その製造工程を図３〜図ｄについて説明する。
なものが知られている。これは、１９８８年 Ｅｘｔｅ
ｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ５ｔｈ Ｉｎｔ
ｅｒｎａＬｉｏｎａＩ Ｗａｒｋｓｈｏｐ ｏｎ Ｆ
ｕｔｕｒｅ Ｅｌｅｃｔｉｏｎ Ｄｅｖｉｃｅ Ｐ２Ｓ
５からの引用であり、シリコン（ＳＬ）基板中に５ｉＯ
８を埋め込むことによりＳｏｌ基板を実現している。
以下、その製造工程を図３〜図ｄについて説明する。
図ａでは、シリコン基）Ｎ １を熱酸化し、第１の３ｉ
３Ｎａおよび第１の）ＩＴＯ酸化膜をデポジットした後
、所望の形状にフォントエツチングしてエツチングマス
ク２を形成する。その後、リアクティブイオンエフチャ
（ＲＩ ８）により、シリコン基板ｌのトレンチエツチ
ングをおこなう。
３Ｎａおよび第１の）ＩＴＯ酸化膜をデポジットした後
、所望の形状にフォントエツチングしてエツチングマス
ク２を形成する。その後、リアクティブイオンエフチャ
（ＲＩ ８）により、シリコン基板ｌのトレンチエツチ
ングをおこなう。
次に、図すでは熱酸化処理をおこない、トレンチの側壁
および底面にＳｉｎ、膜を形成した後、第２のＳｉＮ膜
、第２のＨＴＯ酸化膜をデポジットし、その後さらにＲ
ＩＥを用いて、トレンチ底面、および）（ＴＯ酸化膜／
Ｓ ｉ Ｎ膜／ ｓ ｉ ｏ ｚ膜からなるエツチン
グマスク３を異方性エツチングし、トレンチ底面のシリ
コン基板ｌを露出させる。
および底面にＳｉｎ、膜を形成した後、第２のＳｉＮ膜
、第２のＨＴＯ酸化膜をデポジットし、その後さらにＲ
ＩＥを用いて、トレンチ底面、および）（ＴＯ酸化膜／
Ｓ ｉ Ｎ膜／ ｓ ｉ ｏ ｚ膜からなるエツチン
グマスク３を異方性エツチングし、トレンチ底面のシリ
コン基板ｌを露出させる。
その結果、トレンチ側壁には、エツチングマスク３が残
る。
る。
次に、図Ｃではエツチングマスク２．３にマスクされた
シリコン基板ｌを等方性エツチング処理して、等方性エ
ツチング孔４を形成する。
シリコン基板ｌを等方性エツチング処理して、等方性エ
ツチング孔４を形成する。
次いで、図ｄでは再度シリコン基板１を熱酸化して、エ
ツチングマスク２．３におおわれていないエツチング孔
４に熱酸化膜５を形成し、シリコン基Ｆｉｔと誘電体分
離されたシリコン島６を形成する。
ツチングマスク２．３におおわれていないエツチング孔
４に熱酸化膜５を形成し、シリコン基Ｆｉｔと誘電体分
離されたシリコン島６を形成する。
最後に、図ｅでは、エツチングマスク２，３を除去して
から、埋込６酸化膜７をデポジットすると、Ｓｏｌ型の
半導体基板が形成される。
から、埋込６酸化膜７をデポジットすると、Ｓｏｌ型の
半導体基板が形成される。
（発明が解決しようとする問題点）
しかしながら、このような構成にしたＳｏｌ型半導体に
は、次のような問題があった。
は、次のような問題があった。
１１１等方性エツチングおよびトレンチ底面の熱酸化を
する際に、トレンチ側壁に３層構造のエツチングマスク
を設けなければならず、そのため工程が複雑になり歩留
まりが低下し、単位コストが上昇する。
する際に、トレンチ側壁に３層構造のエツチングマスク
を設けなければならず、そのため工程が複雑になり歩留
まりが低下し、単位コストが上昇する。
（２）同様に、等方性のエツチング処理であるため、ウ
ェハ内、ロフト内、ロフト間において、エツチング量の
バラツキが大きくなる。そのため、エツチング過剰を避
けようとするとエツチング処理時間を短く抑えなければ
ならず、設計上シリコン島の幅寸法に上限が生じ、面積
の大きいシリコン島を形成することができない。
ェハ内、ロフト内、ロフト間において、エツチング量の
バラツキが大きくなる。そのため、エツチング過剰を避
けようとするとエツチング処理時間を短く抑えなければ
ならず、設計上シリコン島の幅寸法に上限が生じ、面積
の大きいシリコン島を形成することができない。
（発明の目的）
この発明は、このような従来の問題点を解消するために
なされたもので、その目的とするところは、歩留まりを
向上させて単位コストを引下げ、しかも面積の大きい半
導体島を形成可能にした半導体装置およびその製造方法
を提供することにある。
なされたもので、その目的とするところは、歩留まりを
向上させて単位コストを引下げ、しかも面積の大きい半
導体島を形成可能にした半導体装置およびその製造方法
を提供することにある。
（問題点を解決するための手段）
上記目的を達成するために、この発明は、単結晶半導体
基板上に誘電体層を介することにより該半導体基板に対
して電気的に絶縁された半導体島を形成する半導体装置
において、 表面が１１００）面又は（１１０）面であるシリコン基
板の＜１１０＞方向に形成された素子形成領域と、該（
１００３面又は（１１０）面と三角柱を形成する二つの
１１１１）面とから半導体島を形成したことを特徴とす
る。
基板上に誘電体層を介することにより該半導体基板に対
して電気的に絶縁された半導体島を形成する半導体装置
において、 表面が１１００）面又は（１１０）面であるシリコン基
板の＜１１０＞方向に形成された素子形成領域と、該（
１００３面又は（１１０）面と三角柱を形成する二つの
１１１１）面とから半導体島を形成したことを特徴とす
る。
またこの発明は、半導体基板上に誘電体層を介すること
により該半導体基板に対して電気的に絶縁された半導体
島を形成する装置の製造方法において、 表面が（１００）面であるシリコン基板の（１１０）方
向に所定幅のマスクパターンを形成する工程と、 前記所定幅のマスクパターンで規定され、基板表面から
所定深さの（１１０１面の壁が残るように前記シリコン
基板をエツチングする工程と、（１１１１面よりも＋１
１０）面のエツチング速度が大きいエツチング液を用い
て前記マスク部分の両壁異方性エツチングする工程と、
該異方性エツチングした両壁面を所定の厚さまで熱酸化
させ誘電体層を形成する工程と、を有することを特徴と
する。
により該半導体基板に対して電気的に絶縁された半導体
島を形成する装置の製造方法において、 表面が（１００）面であるシリコン基板の（１１０）方
向に所定幅のマスクパターンを形成する工程と、 前記所定幅のマスクパターンで規定され、基板表面から
所定深さの（１１０１面の壁が残るように前記シリコン
基板をエツチングする工程と、（１１１１面よりも＋１
１０）面のエツチング速度が大きいエツチング液を用い
て前記マスク部分の両壁異方性エツチングする工程と、
該異方性エツチングした両壁面を所定の厚さまで熱酸化
させ誘電体層を形成する工程と、を有することを特徴と
する。
（作 用）
この発明は、シリコンからなる半導体基体上面を１１０
０）面とし、＋１１１１面よりも（１１０）面のエツチ
ング速度が大きいエツチング液を用いて、異方エツチン
グをおこなうことにより、主なる３面（１００１、（ｌ
１１）、 （１１１）からなる概ね３角柱の形状をし
た半導体島が形成可能になるとともに、形成工程におい
て半導体島下部のサイドエツチング量を正確にコントロ
ールすることができる。
０）面とし、＋１１１１面よりも（１１０）面のエツチ
ング速度が大きいエツチング液を用いて、異方エツチン
グをおこなうことにより、主なる３面（１００１、（ｌ
１１）、 （１１１）からなる概ね３角柱の形状をし
た半導体島が形成可能になるとともに、形成工程におい
て半導体島下部のサイドエツチング量を正確にコントロ
ールすることができる。
（実施例）
以下、この発明の実施例を図面に基づいて説明する。
第１図から第４図までは、この発明の第１の実施例に係
る半導体装置を示し、第１図は実施例にかかる半導体基
板の一部分の平面図を示し、第２図は第１図ｕ−ｎｖＡ
断面図である。
る半導体装置を示し、第１図は実施例にかかる半導体基
板の一部分の平面図を示し、第２図は第１図ｕ−ｎｖＡ
断面図である。
この半導体基板は第１．２図に示すように、シリコン基
板１４の上部において、誘電体分離されたシリコン島１
１の下部に、シリコン酸化１１９１３がシリコン島１１
を包み込むように形成され、さらにシリコン島１１間に
は分ｊ！ｌ ｆｉｌ域１２が形成されている。
板１４の上部において、誘電体分離されたシリコン島１
１の下部に、シリコン酸化１１９１３がシリコン島１１
を包み込むように形成され、さらにシリコン島１１間に
は分ｊ！ｌ ｆｉｌ域１２が形成されている。
なお、これらシリコン島１１の表面はシリコン結晶にお
ける（１００１面であり、シリコン島１１の底部は＋１
１１）面に形成されている。これは製造工程において、
シリコン島１１の底部をアルカリ系異方性エツチング液
でエツチング処理され、（１１１）面が露出したところ
でエツチングが停止する工程を経て形成されたことを示
している。
ける（１００１面であり、シリコン島１１の底部は＋１
１１）面に形成されている。これは製造工程において、
シリコン島１１の底部をアルカリ系異方性エツチング液
でエツチング処理され、（１１１）面が露出したところ
でエツチングが停止する工程を経て形成されたことを示
している。
次に上記半導体２Ｓ板の製造方法を、第３図により説明
する。
する。
図ａでは、最初にシリコン基＃Ｊｉ１４を熱酸化してパ
ッド酸化膜１５を形成し、その上面に酸化防止用のＳ
１ｘＮ４Ｈ１６、リアクティブイオンエツチングマスク
用のマスク酸化１１９１７をデポジフトする。その後、
マスク酸化膜１７、Ｓｉ：＋Ｎｎ膜１６、バンド酸化１
１’２Ｌ５をフォトエンチングして、シリコン島が形成
される領域の上部のみにマスク酸化膜１７、Ｓｉ、Ｎ、
膜１６、パッド酸化膜１５を残す、なお、ここでシリコ
ン基板１４の表面はシリコン結晶の（１００）面に、マ
スク酸化膜１７．５ｉｓＮｎ膜１６、パッド酸化膜１５
のパターンはそれぞれ＜１１０＞方向に形成されている
。
ッド酸化膜１５を形成し、その上面に酸化防止用のＳ
１ｘＮ４Ｈ１６、リアクティブイオンエツチングマスク
用のマスク酸化１１９１７をデポジフトする。その後、
マスク酸化膜１７、Ｓｉ：＋Ｎｎ膜１６、バンド酸化１
１’２Ｌ５をフォトエンチングして、シリコン島が形成
される領域の上部のみにマスク酸化膜１７、Ｓｉ、Ｎ、
膜１６、パッド酸化膜１５を残す、なお、ここでシリコ
ン基板１４の表面はシリコン結晶の（１００）面に、マ
スク酸化膜１７．５ｉｓＮｎ膜１６、パッド酸化膜１５
のパターンはそれぞれ＜１１０＞方向に形成されている
。
次に図すに示すように、例えばりアクティブイオンエラ
チャ（ＲＩ ８）を用いて、シリコン基板１４のトレン
チエツチングをおこない、シリコン溝１８を形成する。
チャ（ＲＩ ８）を用いて、シリコン基板１４のトレン
チエツチングをおこない、シリコン溝１８を形成する。
次いで、図Ｃでは、アルカリ系異方性エツチング液、例
えば水酸化カリウム（ＫＯ）（＞ｉ液を用いて、シリコ
ン溝１Ｂをエツチングする。その結果、（１１１１面で
囲まれた異方性エツチング孔１９を形成する。
えば水酸化カリウム（ＫＯ）（＞ｉ液を用いて、シリコ
ン溝１Ｂをエツチングする。その結果、（１１１１面で
囲まれた異方性エツチング孔１９を形成する。
さらに図ｄに示すように、シリコン島１．１がシリコン
基板１４と完全に誘電分離されるように熱酸化をおこな
い、酸化膜２０を形成し、シリコン基板１４と分離され
たシリコン島１１を形成する。
基板１４と完全に誘電分離されるように熱酸化をおこな
い、酸化膜２０を形成し、シリコン基板１４と分離され
たシリコン島１１を形成する。
最後に図ｅでは、異方性エツチング孔１９にポリシリコ
ンや、酸化膜等を埋め込み、分ｉｌｌ ｐＭ域１２を形
成し、さらに表面を平坦化して半導体基板を完成する。
ンや、酸化膜等を埋め込み、分ｉｌｌ ｐＭ域１２を形
成し、さらに表面を平坦化して半導体基板を完成する。
第４図は、シリコン島下部のサイドエツチングを詳しく
説明する図である。
説明する図である。
同図に示されるようにトレンチ側壁のシリコン面＋ｌ
Ｉ Ｏ）を、アルカリ系エツチング液でエツチング処理
すると、１ｌｌｏ１面は（１１１１面に比較しエツチン
グレートが大きいため、＋１１１）面が露出したところ
でエツチングが終了する。
Ｉ Ｏ）を、アルカリ系エツチング液でエツチング処理
すると、１ｌｌｏ１面は（１１１１面に比較しエツチン
グレートが大きいため、＋１１１）面が露出したところ
でエツチングが終了する。
そのため、ウェハ内、ロフト内、ロフト間においてエツ
チングのバラツキが存在しても（１１１１面でエツチン
グがストップするため、バラツキが解消されることにな
り、サイドエツチング量は常に設計値と高精度で一致さ
せることが可能になる。
チングのバラツキが存在しても（１１１１面でエツチン
グがストップするため、バラツキが解消されることにな
り、サイドエツチング量は常に設計値と高精度で一致さ
せることが可能になる。
つまり、この方法を用いれば加工後の寸法バラツキがほ
とんどないシリコン島１１を形成することができる。
とんどないシリコン島１１を形成することができる。
なお、シリコン基板表面の面方位が（１００）面から少
々オフアングルしていても、この発明の構造を形成する
ためには全く問題ない。
々オフアングルしていても、この発明の構造を形成する
ためには全く問題ない。
以下具体的な設計例について説明する０図中に示すよう
に、トレンチ深さの２分のｌをＤ、シリコン島２下部の
サイドエッチ量をｄ、＠化膜２０の誘電体分離されてい
る部分の長さ３、シリコン島１１の幅をＷとし、酸化膜
厚さをＴｏｘ、酸化膜のシリコン消費率をαとすると、 Ｗ−２・ ｄ＋ｓ ｄ＝［）−ｔａｎθ （θ＝ ３５．２６°）ｓ＝
２−ｃｒ・Ｔａｘ （αｌｌＯ，４５）となり、上
式よりＷ％Ｄ ｓ Ｔ ｏ ｘの関係はＷ＝’１−Ｄ−
ｔａｎθ＋２・ｅｘ−Ｔｏｘとなる。
に、トレンチ深さの２分のｌをＤ、シリコン島２下部の
サイドエッチ量をｄ、＠化膜２０の誘電体分離されてい
る部分の長さ３、シリコン島１１の幅をＷとし、酸化膜
厚さをＴｏｘ、酸化膜のシリコン消費率をαとすると、 Ｗ−２・ ｄ＋ｓ ｄ＝［）−ｔａｎθ （θ＝ ３５．２６°）ｓ＝
２−ｃｒ・Ｔａｘ （αｌｌＯ，４５）となり、上
式よりＷ％Ｄ ｓ Ｔ ｏ ｘの関係はＷ＝’１−Ｄ−
ｔａｎθ＋２・ｅｘ−Ｔｏｘとなる。
ここで例えば、Ｔｏｘ＝２００ｎｍ、Ｄ＝５＃ｍと設定
して処理加工すると、Ｗ＝７．２５μｍのシリコン島１
１が得られることになる。
して処理加工すると、Ｗ＝７．２５μｍのシリコン島１
１が得られることになる。
また、逆にシリコン島１１の幅を７．２５μｍに形成し
たい場合は、７．２５μｍの間隔をおいて、深さ１０μ
ｍのトレンチエツチングをおこなった後、異方性のサイ
ドエツチングをおこない、さらに２００ｎｍＯ熱酸化を
すれば良いことになる。
たい場合は、７．２５μｍの間隔をおいて、深さ１０μ
ｍのトレンチエツチングをおこなった後、異方性のサイ
ドエツチングをおこない、さらに２００ｎｍＯ熱酸化を
すれば良いことになる。
なお、比較のため第１２図に示した従来例において、同
様に７μｍ幅のシリコン島を形成する場合を考えてみる
と、図Ｃの工程で３．３μｍの等方性エツチングをおこ
なった後、約４００ｎｍの熱酸化をしなければならない
、しかも等方性エツチングでは通常±ｌＯ％のバラツキ
があるため、処理後の寸法にして約±０．３μｍのバラ
ツキを生じてしまう。
様に７μｍ幅のシリコン島を形成する場合を考えてみる
と、図Ｃの工程で３．３μｍの等方性エツチングをおこ
なった後、約４００ｎｍの熱酸化をしなければならない
、しかも等方性エツチングでは通常±ｌＯ％のバラツキ
があるため、処理後の寸法にして約±０．３μｍのバラ
ツキを生じてしまう。
このように従来の方法で幅広のシリコン島を製造しよう
としても、寸法誤差の大きいシリコン島が形成されてし
まい到底実用に耐えられるものではない。
としても、寸法誤差の大きいシリコン島が形成されてし
まい到底実用に耐えられるものではない。
第５図から第８図までは、この発明の第２の実施例に係
る半導体装置を示し、第５図は実施例にかかる半導体基
板の一部分の平面図を示し、第６図は第５図Ｖｌ−Ｖｌ
線断面図である。
る半導体装置を示し、第５図は実施例にかかる半導体基
板の一部分の平面図を示し、第６図は第５図Ｖｌ−Ｖｌ
線断面図である。
この半導体基板は第５．６図に示すように、シリコン基
板３４の表面に（１１０＞方向を長手方向とした断面三
角形状のシリコン島３１が形成されている。このシリコ
ン島３１の側底面にシリコン酸化膜３３を介して分子ａ
ＳＲ域３２が形成されたことにより、シリコン島３１
はシリコン基板に対して電気的にｖＡ縁されている。
板３４の表面に（１１０＞方向を長手方向とした断面三
角形状のシリコン島３１が形成されている。このシリコ
ン島３１の側底面にシリコン酸化膜３３を介して分子ａ
ＳＲ域３２が形成されたことにより、シリコン島３１
はシリコン基板に対して電気的にｖＡ縁されている。
なお、シリコン島３１の表面はシリコン結晶における（
１１０１面であり、シリコン島３１の底部は（１１１１
面に形成されている。これは製造工程において、シリコ
ン島３１の底部をアルカリ系異方性エツチング液でエツ
チング処理され、＋１１１）面が露出したところでエツ
チングが停止する工程を経て形成されたことを示してい
る。
１１０１面であり、シリコン島３１の底部は（１１１１
面に形成されている。これは製造工程において、シリコ
ン島３１の底部をアルカリ系異方性エツチング液でエツ
チング処理され、＋１１１）面が露出したところでエツ
チングが停止する工程を経て形成されたことを示してい
る。
次に上記半導体基板の製造方法を、第７図により説明す
る。
る。
図ａでは、最初にシリコン基板３４を熱酸化してバンド
酸化膜３５を形成し、その上面に酸化防止用の５ｉｓＮ
４膜３６、リアクティブイオンエツチングマスク用のマ
スク酸化膜３７をデポジットする。その後、マスク酸化
膜３７、Ｓｉ３Ｎ４Ｍ９３６、パッド酸化膜３５をフォ
トエツチングして、シリコン島が形成される領域の上部
のみにマスク酸化膜３７、Ｓｉ２Ｎ４膜３６、パッド酸
化膜３５を残す、なお、ここでシリコン基板３４の表面
におけるシリコン結晶のｆｌ １０）面に、マスク酸化
膜３７．５ｉ２Ｎａ膜３６、パッド酸化膜３５のパター
ンがそれぞれ＜１１０＞方向を長手方向として形成され
ている。
酸化膜３５を形成し、その上面に酸化防止用の５ｉｓＮ
４膜３６、リアクティブイオンエツチングマスク用のマ
スク酸化膜３７をデポジットする。その後、マスク酸化
膜３７、Ｓｉ３Ｎ４Ｍ９３６、パッド酸化膜３５をフォ
トエツチングして、シリコン島が形成される領域の上部
のみにマスク酸化膜３７、Ｓｉ２Ｎ４膜３６、パッド酸
化膜３５を残す、なお、ここでシリコン基板３４の表面
におけるシリコン結晶のｆｌ １０）面に、マスク酸化
膜３７．５ｉ２Ｎａ膜３６、パッド酸化膜３５のパター
ンがそれぞれ＜１１０＞方向を長手方向として形成され
ている。
−次に図すに示すように、例えばりアクティブイオンエ
ラチャ（ＲＩ Ｂ）を用いて、シリコン基板３４のトレ
ンチエツチングをおこない、シリコン溝３８を形成する
。このときトレンチの長手方向側面は（１００）面が露
出する。
ラチャ（ＲＩ Ｂ）を用いて、シリコン基板３４のトレ
ンチエツチングをおこない、シリコン溝３８を形成する
。このときトレンチの長手方向側面は（１００）面が露
出する。
次いで、図Ｃでは、アルカリ系異方性エツチング液、例
えば水酸化カリウム（ＫＯＨ）溶液を用いて、シリコン
溝３８をエツチングする。その結果、（１１１１面４１
で囲まれた異方性エツチング孔４１を形成する。
えば水酸化カリウム（ＫＯＨ）溶液を用いて、シリコン
溝３８をエツチングする。その結果、（１１１１面４１
で囲まれた異方性エツチング孔４１を形成する。
さらに図ｄに示すように、シリコン島３１がシリコン基
板３４と完全に誘電分離されるように熱酸化をおこない
、酸化膜４０を形成し、シリコン基板３４と分離された
シリコン島３１を形成する。
板３４と完全に誘電分離されるように熱酸化をおこない
、酸化膜４０を形成し、シリコン基板３４と分離された
シリコン島３１を形成する。
最後に図ｅでは、異方性エツチング孔３９にポリシリコ
ンや酸化膜等を埋め込んで分Ｍ領域３２を形成し、さら
に表面を平坦化して半導体基板を完成する。
ンや酸化膜等を埋め込んで分Ｍ領域３２を形成し、さら
に表面を平坦化して半導体基板を完成する。
第８図は、シリコン島下部のサイドエツチングを詳しく
説明する図である。
説明する図である。
同図に示されるようにトレンチ側壁の露出したシリコン
面１ｉＧＯ）を、アルカリ系エツチング液でエツチング
処理すると、（１００１面は（１１１）面に比較しエツ
チングレートが大きいため、（１１１）面が露出したと
ころでエツチングが終了する。そのため、ウェハ内、ロ
フト内、ロフト間においてエツチングのバラツキが存在
しても（１１１）面でエツチングがストップするため、
バラツキが解消されることになり、サイドエツチング量
は常に設計値と高精度で一敗させることが可能になる。
面１ｉＧＯ）を、アルカリ系エツチング液でエツチング
処理すると、（１００１面は（１１１）面に比較しエツ
チングレートが大きいため、（１１１）面が露出したと
ころでエツチングが終了する。そのため、ウェハ内、ロ
フト内、ロフト間においてエツチングのバラツキが存在
しても（１１１）面でエツチングがストップするため、
バラツキが解消されることになり、サイドエツチング量
は常に設計値と高精度で一敗させることが可能になる。
つまり、この方法を用いれば加工後の寸法バラツキがほ
とんどないシリコン島３１を形成することができる。
とんどないシリコン島３１を形成することができる。
なお、シリコン基板表面の面方位が（１１０）面から少
々オフアングルしていても、この発明の構造を形成する
ためには全（問題ない。
々オフアングルしていても、この発明の構造を形成する
ためには全（問題ない。
以下具体的な設計例について説明する０図中に示すよう
に、トレンチ深さの２分のｌを０１シリコン島３１下部
のサイドエッチ量をｄ、ｅＩｔ化膜４０の誘電体分離さ
れている部分の長さ３、シリコン島３１の幅をＷとし、
酸化膜厚さをＴｏｘ、酸化時のシリコン消費率をαとす
ると、 Ｗ＝２・ト１ ｄ＝Ｄ−ｔａｎθ （θ−５４，７°）ｓ＝２
・ｏ−Ｔｏｘ （＆ｌ１０．４５）となり、上式よ
りＷ ％ Ｄ ｓ Ｔ ｏ ｘの関係はＷ”２＋Ｄ−ｔ
ａｎＯ＋２−ａ−Ｔｏｘとなる。
に、トレンチ深さの２分のｌを０１シリコン島３１下部
のサイドエッチ量をｄ、ｅＩｔ化膜４０の誘電体分離さ
れている部分の長さ３、シリコン島３１の幅をＷとし、
酸化膜厚さをＴｏｘ、酸化時のシリコン消費率をαとす
ると、 Ｗ＝２・ト１ ｄ＝Ｄ−ｔａｎθ （θ−５４，７°）ｓ＝２
・ｏ−Ｔｏｘ （＆ｌ１０．４５）となり、上式よ
りＷ ％ Ｄ ｓ Ｔ ｏ ｘの関係はＷ”２＋Ｄ−ｔ
ａｎＯ＋２−ａ−Ｔｏｘとなる。
ここで例えば、Ｔｏｘ＝２００ｎｍ、Ｄ＝５＃ｍと設定
して処理加工すると、Ｗ−１４，３μｍのシリコン島３
１が得られることになる。
して処理加工すると、Ｗ−１４，３μｍのシリコン島３
１が得られることになる。
また、逆にシリコン島３１の幅を１４．３μｍに形成し
たい場合は、１４．３μｍの間隔をおいて、深さ１０μ
ｍのトレンチエツチングをおこなった後、異方性のサイ
ドエツチングをおこない、さらに２００ｎｍの熱酸化を
すれば良いことになる。
たい場合は、１４．３μｍの間隔をおいて、深さ１０μ
ｍのトレンチエツチングをおこなった後、異方性のサイ
ドエツチングをおこない、さらに２００ｎｍの熱酸化を
すれば良いことになる。
なお、比較のため第１２図に示した従来例において、同
様に７μｍ幅のシリコン島を形成する場合を考えてみる
と、図Ｃの工程で６．８μｍの等方性エツチングをおこ
なった後、約４００ｎｍの熱酸化をしなければならない
、しかも等方性エツチングでは通常±１０９４のバラツ
キがあるため、処理後の寸法にして約±０．７μｍのバ
ラツキを生じてしまう。
様に７μｍ幅のシリコン島を形成する場合を考えてみる
と、図Ｃの工程で６．８μｍの等方性エツチングをおこ
なった後、約４００ｎｍの熱酸化をしなければならない
、しかも等方性エツチングでは通常±１０９４のバラツ
キがあるため、処理後の寸法にして約±０．７μｍのバ
ラツキを生じてしまう。
このように従来の方法で幅広のシリコン島を製造しよう
としても、寸法誤差の大きいシリコン島が形成されてし
まい到底実用に耐えられるものではない。
としても、寸法誤差の大きいシリコン島が形成されてし
まい到底実用に耐えられるものではない。
なお、この第２実施例を第１実施例と比較してみると、
同一の深さのトレンチに対して２倍の幅のシリコン島を
形成するこ”とができる、すなわち第１実施例と同じ幅
のシリコン島を形成しようとする場合、２分のｌの深さ
のトレンチエツチングですむため大幅にコストダウンす
ることができる。
同一の深さのトレンチに対して２倍の幅のシリコン島を
形成するこ”とができる、すなわち第１実施例と同じ幅
のシリコン島を形成しようとする場合、２分のｌの深さ
のトレンチエツチングですむため大幅にコストダウンす
ることができる。
第９図から第１１図までは、この発明の第３の実施例に
係る半導体装置を示し、第９図は実施例にかかる半導体
基板の一部分の平面図を示し、第１０図は第９図Ｘ−Ｘ
＠断面図を、第１１図は第９図ＸＩ−ＸＩ線断面図をそ
れぞれ示す。
係る半導体装置を示し、第９図は実施例にかかる半導体
基板の一部分の平面図を示し、第１０図は第９図Ｘ−Ｘ
＠断面図を、第１１図は第９図ＸＩ−ＸＩ線断面図をそ
れぞれ示す。
この半導体基板は図に示すように、シリコン島５１の形
成領域両端に、シリコン島５１の底部まで届く程度の深
さをしたトレンチ仕分１！ｉ１８Ｎ域６１を形成し、ト
レンチ仕分Ｑ ＳＪＩ域６１と、同じく両側に形成した
分Ｈｆｉｌｌ域５２とで、シリコン島５１を基［５４か
ら絶縁している。
成領域両端に、シリコン島５１の底部まで届く程度の深
さをしたトレンチ仕分１！ｉ１８Ｎ域６１を形成し、ト
レンチ仕分Ｑ ＳＪＩ域６１と、同じく両側に形成した
分Ｈｆｉｌｌ域５２とで、シリコン島５１を基［５４か
ら絶縁している。
以下この実施例の製造方法を節単に説明する。
先ず、シリコン基＠５４上のシリコン島形成領域両端を
ＲＩＥ等によりトレンチエツチングする。
ＲＩＥ等によりトレンチエツチングする。
その後、熱酸化またはＣＶＤ （化学的気相成長方）等
により、ｗＡ縁膜を薄く形成し、さらにポリシリコン等
をＣＶＤ等により形成して、トレンチを完全に埋め込む
０次いで通常のエッチバック等の手法により、平坦化を
おこなう０以上のプロセスによりトレンチ仕分１１１８
１域６１が形成される。
により、ｗＡ縁膜を薄く形成し、さらにポリシリコン等
をＣＶＤ等により形成して、トレンチを完全に埋め込む
０次いで通常のエッチバック等の手法により、平坦化を
おこなう０以上のプロセスによりトレンチ仕分１１１８
１域６１が形成される。
次に、シリコン島形成ＳＮ域の両側にＲＩＥ等の手法に
よりトレンチエツチングをおこない、（１００１面を露
出させる。
よりトレンチエツチングをおこない、（１００１面を露
出させる。
このとき、シリコン島形成ＳＮ域の両端はシリコン基板
５４内に形成された分ＩＩＩ ２Ｎ域６１に支持されて
いる。さらに水酸化カリウム（ＫＯ）（）等のアルカリ
系異方性エツチング液を用いて、トレンチ側面の異方性
エツチングをおこない、最後に熱酸化等によりシリコン
島５１下部のくびれ部をシリコン酸化膜５３に変え、分
離領域５２を棲め込むことにより、この実施例の半導体
装置が完成する。
５４内に形成された分ＩＩＩ ２Ｎ域６１に支持されて
いる。さらに水酸化カリウム（ＫＯ）（）等のアルカリ
系異方性エツチング液を用いて、トレンチ側面の異方性
エツチングをおこない、最後に熱酸化等によりシリコン
島５１下部のくびれ部をシリコン酸化膜５３に変え、分
離領域５２を棲め込むことにより、この実施例の半導体
装置が完成する。
この実施例では、シリコン島５１下部の強度が弱くなる
アルカリエツチング工程以後でも、シリコン島の両端が
支持されていることにより、洗浄等において破ｔｊｌｔ
されることを完全に防止することができプロセス歩留ま
りを太き（向上することができる。その結果、半導体装
置のコストを大幅に引下げることができる効果が得られ
る。
アルカリエツチング工程以後でも、シリコン島の両端が
支持されていることにより、洗浄等において破ｔｊｌｔ
されることを完全に防止することができプロセス歩留ま
りを太き（向上することができる。その結果、半導体装
置のコストを大幅に引下げることができる効果が得られ
る。
（発明の効果）
この発明は上記のように、半導体基板上に形成される半
導体島を、＜１１０＞方向に形成された異方性エツチン
グ処理可能なシリコンの結晶面ｆ１００）又は（１１０
１、（１１１）、（ｉｆｌ）で構成したことにより、処
理工程が簡単になると同時に、半導体島を形成する際の
寸法精度が改善されて、半導体装置を製造する上での歩
留まりが向上し、単位コストが引下げられる効果がある
。
導体島を、＜１１０＞方向に形成された異方性エツチン
グ処理可能なシリコンの結晶面ｆ１００）又は（１１０
１、（１１１）、（ｉｆｌ）で構成したことにより、処
理工程が簡単になると同時に、半導体島を形成する際の
寸法精度が改善されて、半導体装置を製造する上での歩
留まりが向上し、単位コストが引下げられる効果がある
。
また同様に、加工精度力５向上したことにより、面積の
大きい半導体島が形成可能となり半導体基板の設計の自
由度を向上させることができる効果がある。
大きい半導体島が形成可能となり半導体基板の設計の自
由度を向上させることができる効果がある。
第１図から第４図まではこの発明の第１の実施例に係る
半導体装置を示し、第１図は実施例にかかる半導体基板
の一部分の平面図、第２図は第１図ｎ−ｎ線断面図、第
３図は半導体基板の製造方法示す説明図、第４図はシリ
コン島下部のサイドエツチングの説明図、第５図から第
８図まではこの発明の第２の実施例に係る半導体装置を
示し、第５図は実施例にかかる半導体基板の一部分の平
面図、第６図は第１図ｎ−ｎ線断面図、第７図は半導体
基板の製造方法示す説明図、第８図はシリコン島下部の
サイドエツチングの説明図、第９図から第１１図までは
この発明の第３の実施例に係る半導体装置を示し、第９
図は実施例にかかる半導体基板の一部分の平面図、第１
Ｏ図は第９図Ｘ−Ｘ線断面図、第１１図は第１図ｎ−ｎ
線断面図、第１２図は従来例の製造工程図である。 １１３１．５１・・・・・・シリコン島１２．３２．５
２・・・・・・分離領域１３．３３．５３・・・・・・
シリコン酸化膜１４．３４．５４−・・・・・シリコン
基板Ｉ５．３５・・・・・・バンド酸化膜 １６．３６・・・・・・Ｓ ｉ ３ Ｎ ４膜１７．３
７・・・・・・マスク酸化膜 １Ｂ、３８・・・・・・シリコン溝 １９．３９・・・・・・異方性エツチング孔２０．４０
・・・・・・酸化膜 ２１．４１・・・・・・シリコン面 ６Ｉ−・・・・・トレンチ杖分ｍ領域 特許出願人 日産自動車株式会社 代 理 人弁理士 和田成則 第１図 プ 第２図 ２２：シリコン（１００）面 第３図 １５：バッド酸化膜 １６・Ｓｉ３Ｎ４膜 １７：マスク酸化膜 ２２ シリコン（１００１面 第３図 第３図 （ｅ〕 第４図 第５図 す 第６図 ４２：シリコン＋ １１０１面 第７図 第７図 第８図 （ａノ （ｂ） （Ｃ） （ｄ） （ｅ） 第１２図
半導体装置を示し、第１図は実施例にかかる半導体基板
の一部分の平面図、第２図は第１図ｎ−ｎ線断面図、第
３図は半導体基板の製造方法示す説明図、第４図はシリ
コン島下部のサイドエツチングの説明図、第５図から第
８図まではこの発明の第２の実施例に係る半導体装置を
示し、第５図は実施例にかかる半導体基板の一部分の平
面図、第６図は第１図ｎ−ｎ線断面図、第７図は半導体
基板の製造方法示す説明図、第８図はシリコン島下部の
サイドエツチングの説明図、第９図から第１１図までは
この発明の第３の実施例に係る半導体装置を示し、第９
図は実施例にかかる半導体基板の一部分の平面図、第１
Ｏ図は第９図Ｘ−Ｘ線断面図、第１１図は第１図ｎ−ｎ
線断面図、第１２図は従来例の製造工程図である。 １１３１．５１・・・・・・シリコン島１２．３２．５
２・・・・・・分離領域１３．３３．５３・・・・・・
シリコン酸化膜１４．３４．５４−・・・・・シリコン
基板Ｉ５．３５・・・・・・バンド酸化膜 １６．３６・・・・・・Ｓ ｉ ３ Ｎ ４膜１７．３
７・・・・・・マスク酸化膜 １Ｂ、３８・・・・・・シリコン溝 １９．３９・・・・・・異方性エツチング孔２０．４０
・・・・・・酸化膜 ２１．４１・・・・・・シリコン面 ６Ｉ−・・・・・トレンチ杖分ｍ領域 特許出願人 日産自動車株式会社 代 理 人弁理士 和田成則 第１図 プ 第２図 ２２：シリコン（１００）面 第３図 １５：バッド酸化膜 １６・Ｓｉ３Ｎ４膜 １７：マスク酸化膜 ２２ シリコン（１００１面 第３図 第３図 （ｅ〕 第４図 第５図 す 第６図 ４２：シリコン＋ １１０１面 第７図 第７図 第８図 （ａノ （ｂ） （Ｃ） （ｄ） （ｅ） 第１２図
Claims (1)
- 【特許請求の範囲】 １、単結晶半導体基板上に誘電体層を介することにより
該半導体基板に対して電気的に絶縁された半導体島を形
成する半導体装置において、 表面が｛１００｝面又は｛１１０｝面であるシリコン基
板の〈１１０〉方向に形成された素子形成領域と、該｛
１００｝面又は｛１１０｝面と三角柱を形成する二つの
｛１１１｝面とから半導体島を形成したことを特徴とす
る半導体装置。 ２、半導体基板上に誘電体層を介することにより該半導
体基板に対して電気的に絶縁された半導体島を形成する
装置の製造方法において、 表面が｛１００｝面であるシリコン基板の〈１１０〉方
向に所定幅のマスクパターンを形成する工程と、 前記所定幅のマスクパターンで規定され、基板表面から
所定深さの｛１１０｝面の壁が残るように前記シリコン
基板をエッチングする工程と、｛１１１｝面よりも｛１
１０｝面のエッチング速度が大きいエッチング液を用い
て前記マスク部分の両壁異方性エッチングする工程と、 該異方性エッチングした両壁面を所定の厚さまで熱酸化
させ誘電体層を形成する工程と、 からなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1124673A JP2553702B2 (ja) | 1989-05-18 | 1989-05-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1124673A JP2553702B2 (ja) | 1989-05-18 | 1989-05-18 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02303048A true JPH02303048A (ja) | 1990-12-17 |
| JP2553702B2 JP2553702B2 (ja) | 1996-11-13 |
Family
ID=14891232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1124673A Expired - Lifetime JP2553702B2 (ja) | 1989-05-18 | 1989-05-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553702B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5405454A (en) * | 1992-03-19 | 1995-04-11 | Matsushita Electric Industrial Co., Ltd. | Electrically insulated silicon structure and producing method therefor |
| WO2007002426A2 (en) * | 2005-06-21 | 2007-01-04 | Intel Corporation | Semiconductor device structures and methods of forming semiconductor structures |
| US9048314B2 (en) | 2005-02-23 | 2015-06-02 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| US9190518B2 (en) | 2004-10-25 | 2015-11-17 | Intel Corporation | Nonplanar device with thinned lower body portion and method of fabrication |
| US9224754B2 (en) | 2008-06-23 | 2015-12-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
| US9806195B2 (en) | 2005-06-15 | 2017-10-31 | Intel Corporation | Method for fabricating transistor with thinned channel |
Citations (1)
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| JPS57187961A (en) * | 1981-05-08 | 1982-11-18 | Rockwell International Corp | Resistor of submicron size and method of producing same |
-
1989
- 1989-05-18 JP JP1124673A patent/JP2553702B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57187961A (en) * | 1981-05-08 | 1982-11-18 | Rockwell International Corp | Resistor of submicron size and method of producing same |
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| US11978799B2 (en) | 2005-06-15 | 2024-05-07 | Tahoe Research, Ltd. | Method for fabricating transistor with thinned channel |
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| US9761724B2 (en) | 2005-06-21 | 2017-09-12 | Intel Corporation | Semiconductor device structures and methods of forming semiconductor structures |
| WO2007002426A3 (en) * | 2005-06-21 | 2007-03-15 | Intel Corp | Semiconductor device structures and methods of forming semiconductor structures |
| WO2007002426A2 (en) * | 2005-06-21 | 2007-01-04 | Intel Corporation | Semiconductor device structures and methods of forming semiconductor structures |
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| US9806193B2 (en) | 2008-06-23 | 2017-10-31 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2553702B2 (ja) | 1996-11-13 |
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