JPH02291165A - バイ・ｃｍｏｓ半導体装置 - Google Patents
バイ・ｃｍｏｓ半導体装置Info
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- JPH02291165A JPH02291165A JP10985989A JP10985989A JPH02291165A JP H02291165 A JPH02291165 A JP H02291165A JP 10985989 A JP10985989 A JP 10985989A JP 10985989 A JP10985989 A JP 10985989A JP H02291165 A JPH02291165 A JP H02291165A
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- Japan
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- transistor
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- bipolar transistor
- semiconductor device
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- Pending
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- 239000004065 semiconductor Substances 0.000 title abstract description 18
- 238000000605 extraction Methods 0.000 abstract description 7
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、パイボーラトランシスタとＣＭＯ Ｓ回路と
を同一半導体基板上に形成してなるパイ●ＣＭＯＳ半導
体装置に関し、特にＮＰＮバイポーラトランジスタのベ
ース串エミッタ間にベース電荷引き抜き用の抵抗を接続
したバイ・ＣＭＯＳ半導体装置に関する。
を同一半導体基板上に形成してなるパイ●ＣＭＯＳ半導
体装置に関し、特にＮＰＮバイポーラトランジスタのベ
ース串エミッタ間にベース電荷引き抜き用の抵抗を接続
したバイ・ＣＭＯＳ半導体装置に関する。
［従来の技術］
従来から、この種のバイ・ＣＭＯＳ半導体装置として第
４図に示すものが知られている。
４図に示すものが知られている。
即ち、電源端子１と出力端子２との間にはＮＰＮバイボ
ーラトランジスタＱ１が接続されている。
ーラトランジスタＱ１が接続されている。
このトランジスタＱ１のベースと」二記電源端子との間
には、ＰチャネルＭＯＳＦＥＴＱ２が接続されている。
には、ＰチャネルＭＯＳＦＥＴＱ２が接続されている。
また、出力端子２と接地端子４との間にはＮチャネルＭ
ＯＳＥＦＥＴＱ３か接続されている。これらＰチャネル
ＭＯＳＦＥＴＱ２及びＮチャネルＭＯＳＦＥＴＱ３のゲ
ーｌ・は、入力端子３に共通接続されている。また、Ｎ
ＰＮバイポーラトランジスタＱ１のベースとエミッタと
の間には、ベース電荷引き抜き用の抵抗５が接続されて
いる。
ＯＳＥＦＥＴＱ３か接続されている。これらＰチャネル
ＭＯＳＦＥＴＱ２及びＮチャネルＭＯＳＦＥＴＱ３のゲ
ーｌ・は、入力端子３に共通接続されている。また、Ｎ
ＰＮバイポーラトランジスタＱ１のベースとエミッタと
の間には、ベース電荷引き抜き用の抵抗５が接続されて
いる。
この回路は、ＰチャネルＭＯＳＦＥＴＱ２及ひＮＰＮバ
イボーラトランジスタＱ１と、ＮチャネルＭＯＳＦＥＴ
Ｑ３とが入力信号に応じて選択的に導通ずるインバータ
として機能する。
イボーラトランジスタＱ１と、ＮチャネルＭＯＳＦＥＴ
Ｑ３とが入力信号に応じて選択的に導通ずるインバータ
として機能する。
第５図は、この半導体装置の一部を示す平面図である。
Ｎウェル１１内には、ＰチャネルＭＯＳＦＥＴＱ２を構
成するドレイン１２、ソース１３及びゲート電極１４が
形成されている。また、Ｎウェル近傍のＮエピタキシャ
ル領域１５には、ＮＰＮバイポーラトランジスタＱ１を
構成するコレクタ１６、ベース１７及びエミッタ１８が
形成されている。そして、ＰチャネルＭＯＳＦＥＴＱ２
のドレイン１２とＮＰＮバイボーラトランジスタＱ１の
ベース１７とがアルミ配線１９を介して接続されている
。また、上記ＭＯＳＦＥＴＱ２とＮＰＮバイボーラトラ
ンジスタＱ１との間のＮエピタキシャル領域１５には、
ベース電荷引き抜き用の抵抗５を構成する拡散抵抗２０
が形成されている。そして、この拡散抵抗２０は、その
一端がトランジスタＱ１のベース１７に接続され、他端
がアルミ配線２１を介してトランジスタＱ１のエミッタ
１８に接続されている。
成するドレイン１２、ソース１３及びゲート電極１４が
形成されている。また、Ｎウェル近傍のＮエピタキシャ
ル領域１５には、ＮＰＮバイポーラトランジスタＱ１を
構成するコレクタ１６、ベース１７及びエミッタ１８が
形成されている。そして、ＰチャネルＭＯＳＦＥＴＱ２
のドレイン１２とＮＰＮバイボーラトランジスタＱ１の
ベース１７とがアルミ配線１９を介して接続されている
。また、上記ＭＯＳＦＥＴＱ２とＮＰＮバイボーラトラ
ンジスタＱ１との間のＮエピタキシャル領域１５には、
ベース電荷引き抜き用の抵抗５を構成する拡散抵抗２０
が形成されている。そして、この拡散抵抗２０は、その
一端がトランジスタＱ１のベース１７に接続され、他端
がアルミ配線２１を介してトランジスタＱ１のエミッタ
１８に接続されている。
［発明が解決しようとする課題］
しかしながら、」二述した従来のバイ・ＣＭＯ Ｓ半導
体装置においては、ベース電荷引き抜き用の抵抗５とし
て拡散抵抗２０を使用しているため、この抵抗５として
最適な抵抗値（数ｋΩ）を得ようとすると、拡散抵抗２
０の占有面積が大きくなってしまい、これにより半導体
装置全体が大型化するという問題点がある。
体装置においては、ベース電荷引き抜き用の抵抗５とし
て拡散抵抗２０を使用しているため、この抵抗５として
最適な抵抗値（数ｋΩ）を得ようとすると、拡散抵抗２
０の占有面積が大きくなってしまい、これにより半導体
装置全体が大型化するという問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
占有面積が小さく、装置全体の小型化を図ることができ
るバイ・ＣＭＯＳ半導体装置を提供することを目的とす
る。
占有面積が小さく、装置全体の小型化を図ることができ
るバイ・ＣＭＯＳ半導体装置を提供することを目的とす
る。
口課題を解決するための手段コ
本発明に係るバイ・ＣＭＯＳ半導体装置は、電源端子と
出力端子との間に接続されたＮＰＮバイボーラトランジ
スタと、前記電源端子と前記ＮＰＮバイボーラトランジ
スタのベースとの間に接続されゲートが入力端子に接続
された１又は複数の第１のＰヂャネルＭＯＳトランジス
タと、前記出力端子と接地端子との間に接続されゲート
が前記入力端子に接続された１又は複数のＮチャネルＭ
ＯＳトランジスタと、前記ＮＰＮバイポーラトランジス
タのベースとエミッタとの間に接続されゲートが前記接
地端子に接続された第２のＰチャネルＭＯＳトランジス
タとを具備したことを特徴とする。
出力端子との間に接続されたＮＰＮバイボーラトランジ
スタと、前記電源端子と前記ＮＰＮバイボーラトランジ
スタのベースとの間に接続されゲートが入力端子に接続
された１又は複数の第１のＰヂャネルＭＯＳトランジス
タと、前記出力端子と接地端子との間に接続されゲート
が前記入力端子に接続された１又は複数のＮチャネルＭ
ＯＳトランジスタと、前記ＮＰＮバイポーラトランジス
タのベースとエミッタとの間に接続されゲートが前記接
地端子に接続された第２のＰチャネルＭＯＳトランジス
タとを具備したことを特徴とする。
［作用］
本発明において、バイポーラトランジスタのベースとエ
ミッタとの間に接続された第２のＰチャネルＭＯＳトラ
ンジスタは、そのゲートが接地電位に固定されているの
で、バイポーラトランジスタのベース電荷引き抜き用の
抵抗として機能する。
ミッタとの間に接続された第２のＰチャネルＭＯＳトラ
ンジスタは、そのゲートが接地電位に固定されているの
で、バイポーラトランジスタのベース電荷引き抜き用の
抵抗として機能する。
この第２のＰチャネルＭＯＳトランジスタは、ゲート長
及びゲート幅によって容易に任意の抵抗値を得ることが
でき、しかも、拡散抵抗に比べて遥かに少ない占有面積
でベース電荷の引き抜き用抵抗として要求される数ｋΩ
の抵抗値を得ることができる。
及びゲート幅によって容易に任意の抵抗値を得ることが
でき、しかも、拡散抵抗に比べて遥かに少ない占有面積
でベース電荷の引き抜き用抵抗として要求される数ｋΩ
の抵抗値を得ることができる。
従って、この発明によれば、小型のバイ・ＣＭＯＳ半導
体装置を提供することができる。
体装置を提供することができる。
［実施例コ
以下、添付の図面を参照しながら本発明の実施例につい
て説明する。
て説明する。
第１図は、本発明の第１の実施例に係るバイ・ＣＭＯＳ
半導体装置によって構成されたインバータを示す回路図
である。
半導体装置によって構成されたインバータを示す回路図
である。
この回路が第４図に示した従来の回路と異なる点は、Ｎ
ＰＮバイポーラトランジスタＱ１のベースとエミッタと
の間に、抵抗５に代えて、ＰチャネルＭＯＳＦＥＴＱ４
を接続した点である。このＰチャネルＭＯＳＦＥＴＱ４
は、ゲートが接地端子４に接続されている。他の構成に
ついては第４図に示した従来の回路と同様であるため、
詳しい説明は省略する。
ＰＮバイポーラトランジスタＱ１のベースとエミッタと
の間に、抵抗５に代えて、ＰチャネルＭＯＳＦＥＴＱ４
を接続した点である。このＰチャネルＭＯＳＦＥＴＱ４
は、ゲートが接地端子４に接続されている。他の構成に
ついては第４図に示した従来の回路と同様であるため、
詳しい説明は省略する。
この回路も、第４図の回路と同様、ＮＰＮバイポーラト
ランジスタＱ１及びＰチャネルＭＯＳＦＥＴＱ２と、Ｎ
チャネルＭＯＳＦＥＴＱ３とが選択的に導通するインバ
ータとして機能する。そして、本実施例の回路では、Ｐ
チャネルＭＯＳＦＥＴＱ４のゲートが接地電位に固定さ
れて導通し、ＮＰＮバイポーラトランジスタＱ１のベー
ス電荷引き抜き用の抵抗として機能する。
ランジスタＱ１及びＰチャネルＭＯＳＦＥＴＱ２と、Ｎ
チャネルＭＯＳＦＥＴＱ３とが選択的に導通するインバ
ータとして機能する。そして、本実施例の回路では、Ｐ
チャネルＭＯＳＦＥＴＱ４のゲートが接地電位に固定さ
れて導通し、ＮＰＮバイポーラトランジスタＱ１のベー
ス電荷引き抜き用の抵抗として機能する。
第２図は、このバイ・ＣＭＯＳ半導体装置の一部を示す
平面図である。この装置では、ＰチャネルＭＯＳＦＥＴ
Ｑ４を構成するドレイン１２に隣接してＰチャネルＭＯ
ＳＦＥＴＱ４を構成するソース３１、ゲート電極３２及
びドレイン３３が形成されている。このＰチャネルＭＯ
ＳＦＥＴＱ４は、ソース３１がＰチャネルＭＯＳＦＥＴ
Ｑ２のドレイン１２と接続され、ゲート電極３２が接地
され、ドレイン３３がアルミ配線３４を介してＮＰＮバ
イポーラトランジスタＱ１のエミッタ１８に接続された
ものとなっている。他の構成は第５図に示した従来の構
成と同様である。
平面図である。この装置では、ＰチャネルＭＯＳＦＥＴ
Ｑ４を構成するドレイン１２に隣接してＰチャネルＭＯ
ＳＦＥＴＱ４を構成するソース３１、ゲート電極３２及
びドレイン３３が形成されている。このＰチャネルＭＯ
ＳＦＥＴＱ４は、ソース３１がＰチャネルＭＯＳＦＥＴ
Ｑ２のドレイン１２と接続され、ゲート電極３２が接地
され、ドレイン３３がアルミ配線３４を介してＮＰＮバ
イポーラトランジスタＱ１のエミッタ１８に接続された
ものとなっている。他の構成は第５図に示した従来の構
成と同様である。
このように構成されたバイ・ＣＭＯＳ半導体装置では、
ＰチャネルＭＯＳＦＥＴＱ４のゲート長及びゲート幅を
適当な値に設定することにより、ベース電荷引き抜き用
抵抗として必要な抵抗値（数ｋΩ）を少ない占有面積で
得ることができる。
ＰチャネルＭＯＳＦＥＴＱ４のゲート長及びゲート幅を
適当な値に設定することにより、ベース電荷引き抜き用
抵抗として必要な抵抗値（数ｋΩ）を少ない占有面積で
得ることができる。
特にゲーｌ・幅を小さくすることは占有面積の縮小化に
有効である。また、このＰチャネルＭＯＳＦＥＴＱ４は
、一般のＭＯＳプロセスにより形成できるので、小面積
で寸法精度の良い抵抗を形成することができる。
有効である。また、このＰチャネルＭＯＳＦＥＴＱ４は
、一般のＭＯＳプロセスにより形成できるので、小面積
で寸法精度の良い抵抗を形成することができる。
第２図は、本発明の第２の実施例に係るバイ・ＣＭＯＳ
半導体装置にて形成された２人力ＮＡＮＤ回路を示す図
である。
半導体装置にて形成された２人力ＮＡＮＤ回路を示す図
である。
この回路は、第１のＰチャネルＭＯＳトランジスタきし
て、ＮＰＮバイボーラ１・ランジスタＱ１のベースφエ
ミッタ間に２つのＰチャネルＭＯＳＦＥＴＱ２１、Ｑ２
２を並列に接続すると共に、ＮＰＮバイボーラトランジ
スタＱ１のエミッタと接地端子４との間に２つのＮチャ
ネルＭＯＳＦＥＴＱ３１，Ｑ３２を直列に接続して構成
されている。そして、ＦＥＴＱ２１，Ｑ３１のゲートが
第１の入力端子３ａに接続され、ＦＥＴＱ２２，Ｑ３２
のゲートが第２の入力端子３ｂに接続されている。
て、ＮＰＮバイボーラ１・ランジスタＱ１のベースφエ
ミッタ間に２つのＰチャネルＭＯＳＦＥＴＱ２１、Ｑ２
２を並列に接続すると共に、ＮＰＮバイボーラトランジ
スタＱ１のエミッタと接地端子４との間に２つのＮチャ
ネルＭＯＳＦＥＴＱ３１，Ｑ３２を直列に接続して構成
されている。そして、ＦＥＴＱ２１，Ｑ３１のゲートが
第１の入力端子３ａに接続され、ＦＥＴＱ２２，Ｑ３２
のゲートが第２の入力端子３ｂに接続されている。
この回路では、第１及び第２の入力端子３ａ，３ｂに入
力された２つの論理値のＮＡＮＤ出力を得るようにして
いるが、この場合にもＮＰＮバイポーラトランジスタＱ
１のベースとエミッタとの間に、ベース電荷引き抜き用
の抵抗としてゲートが接地されたＰチャネルＭＯＳＦＥ
ＴＱ４が接続されているので、先の実施例と同様、少な
い占有面積のバイ・ＣＭＯＳ半導体装置を構成すること
ができる。
力された２つの論理値のＮＡＮＤ出力を得るようにして
いるが、この場合にもＮＰＮバイポーラトランジスタＱ
１のベースとエミッタとの間に、ベース電荷引き抜き用
の抵抗としてゲートが接地されたＰチャネルＭＯＳＦＥ
ＴＱ４が接続されているので、先の実施例と同様、少な
い占有面積のバイ・ＣＭＯＳ半導体装置を構成すること
ができる。
［発明の効果コ
以上述べたように、本発明によれば、バイポーラトラン
ジスタのベース電荷引き抜き用の抵抗としてゲートが接
地された第２のＰチャネルＭＯＳトランジスタを設けた
ので、ゲート長及びゲート幅によって容易に任意の抵抗
値を得ることができ、しかも、拡散抵抗に比べて遥かに
少ない占有面積でベース電荷の引き抜き用抵抗として要
求される数ｋΩの抵抗値を得ることができる。従って、
この発明によれば、小型のバイφＣＭＯＳ半導体装置が
得られるという効果を奏する。
ジスタのベース電荷引き抜き用の抵抗としてゲートが接
地された第２のＰチャネルＭＯＳトランジスタを設けた
ので、ゲート長及びゲート幅によって容易に任意の抵抗
値を得ることができ、しかも、拡散抵抗に比べて遥かに
少ない占有面積でベース電荷の引き抜き用抵抗として要
求される数ｋΩの抵抗値を得ることができる。従って、
この発明によれば、小型のバイφＣＭＯＳ半導体装置が
得られるという効果を奏する。
第１図は本発明の第１の実施例に係るバイ・ＣＭＯＳ回
路の回路図、第２図は第１図の回路のレ図は従来のバイ
・ＣＭＯＳ回路の回路図、第５図は第４図の回路のレイ
アウトを示す平面図である。 １；電源端子、２；出力端子．，３．３ａ，３ｂ；入力
端子、４；接地端子、５；抵抗、１１；Ｎウェル、１２
，３３；ドレイン、１３，３１；ソース、１４，３２；
ゲート電極、１５；Ｎエピタキシャル領域、１６：コレ
クタ、１７：ベース、１８；エミッタ、１９，２１，３
４；アルミ配線、２０；拡散抵抗
路の回路図、第２図は第１図の回路のレ図は従来のバイ
・ＣＭＯＳ回路の回路図、第５図は第４図の回路のレイ
アウトを示す平面図である。 １；電源端子、２；出力端子．，３．３ａ，３ｂ；入力
端子、４；接地端子、５；抵抗、１１；Ｎウェル、１２
，３３；ドレイン、１３，３１；ソース、１４，３２；
ゲート電極、１５；Ｎエピタキシャル領域、１６：コレ
クタ、１７：ベース、１８；エミッタ、１９，２１，３
４；アルミ配線、２０；拡散抵抗
Claims (1)
- （１）電源端子と出力端子との間に接続されたＮＰＮバ
イポーラトランジスタと、前記電源端子と前記ＮＰＮバ
イポーラトランジスタのベースとの間に接続されゲート
が入力端子に接続された１又は複数の第１のＰチャネル
ＭＯＳトランジスタと、前記出力端子と接地端子との間
に接続されゲートが前記入力端子に接続された１又は複
数のＮチャネルＭＯＳトランジスタと、前記ＮＰＮバイ
ポーラトランジスタのベースとエミッタとの間に接続さ
れゲートが前記接地端子に接続された第２のＰチャネル
ＭＯＳトランジスタとを具備したことを特徴とするバイ
・ＣＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10985989A JPH02291165A (ja) | 1989-04-29 | 1989-04-29 | バイ・ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10985989A JPH02291165A (ja) | 1989-04-29 | 1989-04-29 | バイ・ｃｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02291165A true JPH02291165A (ja) | 1990-11-30 |
Family
ID=14521005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10985989A Pending JPH02291165A (ja) | 1989-04-29 | 1989-04-29 | バイ・ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02291165A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6471325A (en) * | 1987-09-11 | 1989-03-16 | Fujitsu Ltd | Bipolar cmos inverter |
-
1989
- 1989-04-29 JP JP10985989A patent/JPH02291165A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6471325A (en) * | 1987-09-11 | 1989-03-16 | Fujitsu Ltd | Bipolar cmos inverter |
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