JPH02282864A

JPH02282864A - マスクｒｏｍ用図形データ処理装置

Info

Publication number: JPH02282864A
Application number: JP1105675A
Authority: JP
Inventors: Kaoru Saito; 薫斉藤; Hirochika Kawamura; 川村　弘哉
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-04-25
Filing date: 1989-04-25
Publication date: 1990-11-20
Anticipated expiration: 2013-12-02
Also published as: JP2831691B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、マスクＲＯＭ　（リード・オンリ・メモリ）
のプログラム用レイアウトデータをビットパターンから
自動生成するためのマスクＲＯＭ用図形データ処理装置
に関するものである。

（従来の技術）読出し専用のＲＯＭのうち、マスクＲＯＭは、メーカが
ＲＯＭの生産時に用いるマスク（記憶データにより異な
るパターンをもつ薄い膜）を変えることにより作られる
。このマスクＲＯＭは、製造工程の中で使われるマスク
に情報を書込んでおいてＲＯＭに記憶していくため、再
書込みが不可能であるが、メモリセルを１トランジスタ
で作ることができるので集積密度が高く、大容量チップ
が可能である。

第２図は、−船釣なＭＯ３形マスクＲＯＭのメモリセル
マトリクスを示す図である。メモリセルがＭＯ３＋−ラ
ンジスタ１，２・・・・・・で構成される場合、例えば
そのＭＯＳトランジスタ１．２・・・・・・のゲート部
分の酸化膜の厚さを変えることにより、ＭＯＳトランジ
スタの有無、つまり１“、′″００パｏＳトランジスタ
１は’１”、ＭＯＳトランジスタ２は’Ｏ”）を決定す
るもので、このパターン（即ち、レイアウトデータ）で
記憶内容が決定される。

このようなレイアウトデータを生成するための従来のマ
スクＲＯＭ用図形データ処理装置の構成ブロック図を第
３図に示す。

この図形データ処理装置は入力部９を有し、その入力部
９の出力側に処理装置本体１０が接続され、さらにその
処理装置本体１０の出力側に、外部メモリ等の出力部１
６が接続されている。処理装置本体１０は、メモリから
なる付加データ蓄積部１１と、プログラム格納用メモ；
ハカウンタ及び演算回路等を有する演算部１２と、メモ
リからなるビットデータ蓄積部１３と、比較器１４と、
メモリや演算回路等を有する出力データ生成部１５とを
、備えている。

第４図は第２図の図形処理フローチャートであり、この
図を参照しつつ第２図の動作を説明する。

入力部９より生成図形情報Ａ１及び図形生成座標算出式
Ａ２が処理装置本体１０に入力されると、生成図形情報
Ａ１は付加データ蓄積部１１へ送られると共に（ステッ
プ２０）、図形生成座標算出式Ａ２が演算部１２内のメ
モリへ格納される（ステップ２１）。メモリに格納され
た図形生成座標算出式Ａ２は、外部定義サブルーチンと
なる。次に、ビットパターンＡ３が１ワ一ド分づつ入力
部９より入力され、ピッＩ・データ蓄積部１３へ送られ
る。ビットパターンＡ３が１ワ一ド分づつ入力される毎
に、ステップ２３を通して、ビット位置を示す演算部１
２内のカウンタがカウントアツプしくステップ２４．２
５＞、ビット位置が最大値よりも小さくなるまで（ステ
ップ２６）、ビットパターンＡ３が１ワ一ド分づつ入力
されていく。

入力された１ワ一ド分のビットパターンデータは、比較
器１４によって逐次、図形生成ビット（゛１°°または
°’ｏ”＞か否か比較、判定される（ステップ２７）。

図形生成ビットが１″の場合、比較器１４は演算部１２
をアクセスしくステップ２８）、ビットデータ蓄積部１
３に蓄積されているアドレス、ビット位置の情報により
、演算部１２が演算を開始し、図形生成座標データＡ４
を算出してそれを出力データ生成部１５へ送る（ステッ
プ２１．２９）。この作業をステップ２２〜２つを通し
て全ワードについて繰り返し、全図形生成座標データＤ
を出力データ生成部１５に蓄積する。

全ワードの入力が終了すると（ステップ２３）、付加デ
ータ蓄積部１１に格納された生成図形情報Ａ１と全図形
生成座標データＡ４とが出力データ生成部１５で合成さ
れ、完全な座標付きの図形データが生成される。その後
、図形データは、出力データ生成部１５により、マスク
処理に使用する標準フォーマット（以下、ＧＤＳＩＩと
いう）等のレイアウトデータに変換され（ステップ３０
）、外部にある出力部１６へ送り出され（ステップ３１
）、一連の作業が完了する。

そして、出力部１６内のレイアウトデータにより、マス
クが作られ、そのマスクを用いてメモリセルマトリクス
への書込み、つまりプログラムを行うことにより、第２
図のようなマスクＲＯＭが得られる。

（発明が解決しようとする課題）しかしながら、上記構成の装置では、マスクＲＯＭの大
容量化に伴って、生成されるレイアウトデータが膨大な
量となり、出力データ生成部１５や出力部１６のメモリ
のハード容量が非常に大きなものとなり、装置の小型化
を図ることが困難であった。

本発明は前記従来技術が持っていた課題として、マスク
ＲＯＭの大容量化によるレイアウトデータ量の増大によ
り、処理データを蓄積するメモリのハード量が膨大なも
のになるという点について解決したマスクＲＯＭ用図形
データ処理装置を提供するものである。

（課題を解決するための手段）本発明は前記課題を解決するために、ビットデータから
マスクＲＯＭのプログラム用レイアウトデータを生成す
るマスクＲＯＭ用図形データ処理装置を、少なくとも、
ビットデータ及び演算式を入力する入力部と、前記ビッ
トデータに基づき、生成すべき図形のｘ−Ｘ座標、方形
（直方形つまり矩形、または正方向）の幅・高さ、Ｘ方
向図形併合ピッチ、及びＸ方向図形併合ピッチを算出す
る演算部と、付加データ処理部と、前記付加データ処理
部の出力を図形フォーマットに変換してプログラム用レ
イアウトデータを出力する出力データ生成部とで、構成
したものである。ここで、付加データ処理部は、Ｘ座標
方形の高さ、及びＸ方向図形併合ピッチの等しい図形間
においてＸ座標の間隔が前記Ｘ方向図形併合ピッチの範
囲内にある隣接図形を同一図形に併合すると共に、Ｘ座
標、方形の幅、及びＸ方向図形併合ピッチの等しい図形
間においてＸ座標の間隔が前記Ｘ方向図形併合ピッチの
範囲内にある隣接図形を同一図形に併合する機能を有し
ている。

（作用）本発明によれば、以上のようにマスクＲＯＭ用図形デー
タ処理装置を構成したので、演算部は、入力されたビッ
トデータに基づき、所望の図形データを生成してそれを
付加データ処理部に与える。

付加データ処理部は併合ピッチ以内の隣接図形を併合し
て図形データを出力データ生成部へ出力する。出力デー
タ生成部は、図形データをプログラム用レイアウトデー
タに変換して出力する。これにより、大幅なデータ景が
圧縮され、それを格納するための装置内のメモリハード
量の削減化が図れる。従って、前記課題を解決できるの
である。

（実施ＦＡ）第１図は、本発明の実施例を示すマスクＲＯＭ用図形デ
ータ処理装置の構成ブロック図である。

この図形データ処理装置は、ビットパターンＢ１及び図
形生成座標算出式８２等を入力するためのキーホード等
からなる入力部３９を有し、その入力部１９の出力側に
処理装置本体４０が接続され、さらにその処理装置本体
４０の出力側に、外部メモリやデイスプレィ等の出力部
４６が接続されている。

処理装置本体４０は、ワードごとのビットデータ、つま
りビットパターンＢ１を蓄積するためのメモリからなる
ビットデータ蓄積部４１と、プログラム格納用メモリ、
カウンタ、演算回路等を有しビットパターンＢ１を置く
座標を決定する演算部４３とを備え、そのビットデータ
蓄積部４１の出力側が、図形生成ビット判定用の比較器
４２を介して演算部４３に接続されている。演算部４３
の出力側には、メモリ及び演算回路等を有し図形併合機
能をもった付加データ処理部４４が接続され、さらにそ
の出力側に出力データ生成部４５が接続されている。出
力データ生成部４５は、付加データ処理部４４の出力を
ＧＤＳ■等の図形フォーマットに変換してレイアウトデ
ータを生成するフォーマット変換機能を有し、メモリ及
び演算回路等で構成されており、その出力側に出力部４
６が接続されている。

第５図は第１図の図形処理フローチャー１〜、第６図は
第１図の演算部４３で処理する図形データの内容を示す
図、及び第７図（ａ）、（ｂ）は隣接生成図形の併合方
法（併合手順）を示す説明図であり、これらを参照しつ
つ第１図の動作を説明する。

第５図のフローチャートにおいて、入力部３９により、
１ワ一ド分のピッ１〜パターンＢｌ、及び図形生成座標
算出式Ｂ２が処理装置本体４ｏに入力されると、その１
ワ一ド分のビットパターンＢ１がビットデータ蓄積部４
１へ入力されると共に（ステップ５Ｑ）、図形生成座標
算出式Ｂ２が演算部４３中のメモリに格納される（ステ
ップ５１）。このメモリに格納された図形生成座標算出
式Ｂ２は、外部定義サブルーチンとなる。次に、ビット
パターン蓄積部４１に入力された１ワ一ド分のビットパ
ターンＢ１は、全ワードの入力終了判定ステップ５２を
通して、比較器４２により図形生成データか否かの判定
が行われ、その判定結果に基づき演算部４３がアクセス
される。演算部４３では、前記判定結果をもとに、メモ
リに格納された外部定義サブルーチンを呼出しくステッ
プ５３）、アドレス、ピッ１〜パターンを与えて図形の
各々について図形生成ビットを抽出しくステップ５１１
）、図形生成座標（Ｘ、Ｙ）の算出（ステップ５１．−
２＞、方形として例えば矩形の幅と高さ（Ｗ、Ｈ）の決
定（ステップ５１−３＞、さらに図形圧縮用処理データ
であるＸ方向図形併合ピッチＰｘ及びｙ方向図形併合ピ
ッチＰｖを決定する処理を行う（ステップ５１−４＞。

その演算部４３の図形データ出力（Ｘ、Ｙ、Ｗ、Ｈ，Ｐ
ｘ　、ＰＹ）は、付加データ処理部４４へ送られる（ス
テップ５１１）。

演算部４３で処理する図形データが第６図に図示されて
いる。第６図において、Ｘは生成する図形の例えば左下
Ｘ座標、Ｙは生成する図形の例えば左下ｙ座標、Ｗは矩
形の幅、Ｈは矩形の高さ、ＰｘはＸ方向の図形併合ピッ
チ、ＰｖはＸ方向の図形併合ピッチを示す。

第５図の図形処理フローチャートにおいて、全ワードの
データ入力カ絣冬了すると（ステップ５２）、付加デー
タ処理部４４では、演算部４３の図形データ出力に基づ
き、併合ピッチ以内の隣接図形の併合を行い（ステップ
５５）、その併合処理後、図形データ出力（Ｘ、Ｙ、Ｗ
、Ｈ）を出力データ生成部４５へ送出する（ステップ５
６）。この付加データ処理部４４での隣接生成図形の併
合手順が第７図（ａ）、（ｂ）に示されている。

第７図（ａ）、（ｂ）に示すように、図形データの併合
、つまり圧縮は、２つのステップによって行われる。第
７図（ａ）に示すステップ１では、生成図形をＸ方向に
ついて併合し、第７図（ｂ）に示すステップ２では、Ｘ
方向について併合した図形をさらにＸ方向について併合
する。

即ち、第７図（ａ）のステップ１では、図形データを、
図形生成の例えば左下ｙ座標を第１キー図形生成の例え
ば左下Ｘ座標を第２キーとしてソーＩ・シ、ｉ番目とｉ
＋１番目の図形について次の（１）〜（４）式の条件が
満たされる時、両図形を併合してＸ方向の図形間の間隔
をつめる。

Ｙ　１　＝Ｙ　＋＋ｓ・・・・・・（１）Ｈｌ　＝Ｈ＋＋ｔ・・・・・・（２）ＰＹＩ：ＰＹＩ＋１・・・・・・（３）Ｘｌ　＋　Ｐ　Ｘ　ｌ　　≧Ｘ＋＋ｔ・・・・・・（４）即ち、Ｙ、Ｈ，Ｐｖがそれぞれ等しく、Ｘの間隔がＰｘ
の範囲内にある隣接図形を併合する。併合後図形は図形
生成座標（ｘｔ　、　Ｙｌ　’）　、矩形の幅と高さを
（Ｘ＋＋＋　　Ｘ＋　＋ＶＶ＋＋０．Ｈ１）、Ｘ方向図
形併合ピッチとｙ方向図形併合と・ソチを（Ｘ＋＋ｌＸ
＋　十Ｐ　　−ｒ　、　Ｐ　ｙ＋　）とし、次の図形と
の間で前記の併合操作を繰返す。第７図（ａ）に示す左
側の併合前の図形は４個、それが併合によって右側の２
個の図形となっている。

第７図（ｂ）のステップ２では、ステップ１でＸ方向に
ついて併合した図形データを、図形生成の例えば左下Ｘ
座標を第１キー、図形生成の例えば左下ｙ座標を第２キ
ーとして再度ソートする。

そしてｊ番目とｊ＋１番目の図形について次の（５）〜
（８）式の条件が満たされる時、両図形を併合してＸ方
向の図形間の間隔をつめる。

Ｘ　）　＝　Ｘ　Ｊ　＋　１・・・・・・（５）ＷＪ　　”Ｗ）＋＋・・・・・（６）Ｐ　ＸＪ　＝Ｐ　Ｘ川・・・・・・（７）ＹＪ＋Ｐ　　　　≧Ｙ、＋１Ｊ・・・・・・（８）即ち、ｘ、ｗ、Ｐｘがそれぞれ等しく、Ｙの間隔がＰｙ
の範囲内にある隣接図形を併合する。併合後図形は図形
生成座標を（ＸＪ　、　ＹＪ　）　、矩形の幅とｉＫさ
を（’ｖＶｔ　、Ｙｔ＋１ＹＪ　＋ト１）＋１　＞、　
ｘ方向図形併合ピッチとＸ方向図形併合ピッチを（ＰＸ
Ｊ　、Ｙ川−Ｙ）＋Ｐ　　　）とし、次のＹｊ＋１図形との間で前記の併合操作を繰返す。第７図（ｂ）に
示す左側の併合前の図形は４個、それが併合によって右
側の２個の図形となっている。

以上のような併合処理後、付加データ処理部４４の図形
データ出力が出力データ生成部４５に送られると、出力
データ生成部４５では、第５図のフローチャートに示す
ように、図形データを、ＧＤＳ［等のレイアウトデータ
に変換しくステップ５７）、そのレイアウトデータを外
部にある出力部４６へ出力する（ステップ５８〉。これ
により、一連の作業が完了する。

第８図は、本実施例のレイアウトデータを用いて形成さ
れたマスクＲＯＭにおけるメモリセルマトリクスの一例
を示す図である。各メモリセル６０にはデータパ１ゾま
たは“○“が書込まれており、データ゛１°′が書込ま
れるメモリセル（即ち、ＭＯＳトランジスタ）カ月清接
する領域６１を１つの処理パターンとして認識する。つ
まり、隣接するデータ゛１゛の併合パターン領域６１は
、レイアウトデータ数が１個であるとみなし、それを処
理する。そのため、レイアラＩ・データ数が減少し、出
力データ生成部４５や出力部４６等におけるメモリのハ
ード量を大幅に削減でき、装置の小型化が図れる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ｉ）　第７図において、併合手順は、生成図形のＸ方
向への併合後、Ｘ方向への併合処理を行う構成にしても
よい。

（ｉｉ）　　第６図及び第７図において、図形は正方形
でもよい。また生成図形の座標原点（Ｘ、Ｙ）は、図形
の左上、右上または右下の任意の位置に設定できる。

（ｉｉｉ　）　　上記実施例は、バイポーラトランジス
タを用いたマスクＲＯＭ等にも適用できる。

（発明の効果）以上詳細に説明したように、本発明によれば、付加デー
タ処理部により、個々のマスクＲＯＭ用ビットパターン
データ（図形データ）を併合処理するようにしたので、
大幅なデータ量の圧縮が可能となり、装置内のメモリの
ハード量を削減できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すマスクＲＯＭ用図形デー
タ処理装置の構成ブロック図、第２図は−ｆＱなＭＯ８
形マスクＲＯＭのメモリセルマトリクスを示す図、第３
図は従来のマスクＲＯＭ用図形データ処理装置の構成ブ
ロック図、第４図は第３図の図形処理フローチャート第
５図は第１図の図形処理フローチャート第６図は第１図
の図形データ、第７図（ａ）、（ｂ）は第１図の隣接生
成図形の併合方法を示す図、第８図は本発明の実施例に
おけるマスクＲＯＭのメモリセルマトリクスを示す図で
ある。３９・・・・・・入力部、４０・・・・・・処理装置本
体、４１・・・・・・ビットデータ蓄債部、４２・・・
・・・比較器、４３・・・・・・演算部、４４・・・・
・・付加データ処理部、４５出力データ生成部、４６・
・・・・・出力部、Ｘ・・・・・・図形生成Ｘ座標、Ｙ
・・・・・・図形生成ｙ座標、Ｗ・・・・・・矩形の幅
、■十・・・・・矩形の高さ、Ｐｘ・・・・・・Ｘ方向
図形併合ピッチ、Ｐｙ・・・・・・Ｘ方向図形併合ピッ
チ。

Claims

【特許請求の範囲】ビットデータからマスクＲＯＭのプログラム用レイアウ
トデータを生成するマスクＲＯＭ用図形データ処理装置
において、ビットデータ及び演算式を入力する入力部と、前記ビッ
トデータに基づき、生成すべき図形のｘ・ｙ座標、方形
の幅・高さ、ｘ方向図形併合ピッチ、及びｙ方向図形併
合ピッチを算出する演算部と、ｙ座標方形の高さ、及びｙ方向図形併合ピッチの等しい
図形間においてｘ座標の間隔が前記ｘ方向図形併合ピッ
チの範囲内にある隣接図形を同一図形に併合すると共に
、ｘ座標、方形の幅、及びｘ方向図形併合ピッチの等し
い図形間においてｙ座標の間隔が前記ｙ方向図形併合ピ
ッチの範囲内にある隣接図形を同一図形に併合する付加
データ処理部と、前記付加データ処理部の出力を図形フォーマットに変換
してプログラム用レイアウトデータを出力する出力デー
タ生成部とを、備えたことを特徴とするマスクＲＯＭ用図形データ処理
装置。