JPH02275559A - ダイレクトメモリアクセス転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 主記憶回路と入出カニニット内メモリ間のデータ転送制
御方式に関し、 バスの状態を監視し、ダイレクトメモリアクセス転送イ
ンターバルを可変することにより、初期プログラム・ロ
ーディング時又はシステム運用時に合った転送インター
バルにし、ダイレクトメモリアクセスのデータ転送を高
速化するダイレクトメモリアクセス転送制御方式を提供
することを目的とし、 ｃｐｔ＋と、主記憶回路と、複数の入出力部とを有し、
ＣＰＵと主記憶回路と入出力部がシステムバスによって
互いに結合され、入出力部に、第２の記憶回路と、第２
の記憶回路から主記憶回路に所定の周期でデータを転送
するための制御信号を出力する制御回路とを有する通信
処理装置において、複数の入出力部のうちの１つあるい
はｎ個の入出力部の制御回路に接続され、システムバス
の状態を監視し状態に応じてデータの転送の周期を可変
する状態監視回路を設けて構成する。

（産業上の利用分野） 本発明は、主記憶回路と入出カニニット（以下Ｉ１０ユ
ニットと称する）内メモリ間のデータ転送方法の改良に
関するものである。

この際、バスの状態を監視し、ダイレクトメモリアクセ
ス（以下ＤＭＡと称する）転送インターバルを可変する
ことにより、初期プログラム・ローディング（以下ＴＰ
Ｌと称する）時又はシステム運用時に合った転送インタ
ーバルにし、ＤＭＡのデータ転送を高速化するＤＭＡ転
送制御方式が要望されている。

〔従来の技術〕

第５図は従来例の装置の構成を示すブロック図である。

近年システムプログラムを外部補助記憶装置に格納し、
システム起動時にプログラムを外部補助記憶装置から読
み出し主記憶回路にローディングする手法（いわゆるＩ
ＰＬ手法）がとられることが多いが、プログラムの増大
によりローディング時間が長くかかるようになってきた
。このためＩＰ＋、時間の短縮化が要求されており、デ
ータの転送を高速化する必要がある。

従来、外部補助記憶装置としてフロンビイディスクある
いはハードディスク等が用いられていたが、機械部分の
ない半導体ディスクの出現により高速コーディングが可
能となった。

ところがシステム運用時に１つのＩ１０ユニットが連続
してバスを専有すると、他のＤＭＡ機能付きＩ１０ユニ
ットのリアルタイム性が損なわれる。このため、ＤＭＡ
転送ごとにある程度のインターバルを設け、他のＤＭＡ
機能付きＩ１０ユニットがバスを獲得できるような配慮
をしていた。

以下に更に詳しく説明する。

第５図において、■ＣＰＵ　１はシステムバス４を介し
てＩ１０ユニット３内のＤＭＡ制御回路３−３に対して
、主記憶回路２のアドレス、半導体メモリ３４のアドレ
ス、半導体メモリ３−４から主記憶回路２に転送するバ
イト数、転送方向（今の場合Ｉ１０ユニット→主記憶回
路）を示す状態をセットし、Ｄ？ＩＡ起動の命令を出力
する。

■ＤＭＡ制御回路３−３はインターバルタイマ回路３−
２に対し、バス要求信号（ＢＲＥＱ）を出力する。

■インターバルク４フ回路３−２は初回はバス交換回路
３−１に対して、バス要求信号（ＢＲＥＱ１）を出力す
るとともに、タイマ（図示しない）を起動する。

■バス交換回路３−１はシステムバス４に対して共通バ
ス要求信号（ＣＢＲＥＱ）とバス要求信号（ＢＲＥＱ２
）を出力し、システムバス４の開放を待ち、開放された
時点でＤＭＡ制御回路３−３は主記憶回路２のアドレス
を出力し、半導体メモリ３−４から主記憶回路２にデー
タの転送を行う。

■ＤＭＡ制御回路３−３は次のデータ転送要求としてバ
ス要求信号（ＢＲＥＱ）を出力し続けるが、インターバ
ルタイマ回路３−２がインターバル時間になるまでバス
要求信号（ＢＲＥＱＩ）を出力しないため、バス交換回
路３−１はシステムバス４を開放する。

■インターバル時間がくるとインターバルタイマ回路３
−２はＢＲＥＱ信号があればタイマを再起動するととも
にＢＲＥＱＩ信号を出力し、次のＤＭ＾動作を行う。

このようにして、ＤＭＡ制御回路３−３にセットされた
転送バイト数に等しい回数だけシステムバスを獲得し、
開角動作を行う。

〔発明が解決しようとする課題〕

しかしながら上述のＤＭＡ転送制御方式においては、高
速ＤＭＡ転送可能な半導体ディスクがありながら、１つ
のＩ１０ユニットがシステム運用時にも他のＩ１０ユニ
ットが使用可能とするためＤＭＡ転送に一定のインター
バルをとり、システムのＩＰＬ時にその高速性を生かす
ことが出来ないという問題点があった。

したがって本発明の目的は、バスの状態を監視し、ＤＭ
Ａ転送インターバルを可変することにより、ＩＰＬ時又
はシステム運用時に合った転送インターバルにし、ＤＭ
Ａのデータ転送を高速化するＤＭＡ転送制御方式を提供
することにある。

〔課題を解決するための手段］ 上記問題点は第１図に示す回路構成によって解決される
。

即ち第１図において、ＣＰＩＪＩＯと、主記憶回路２０
と、複数の入出力部３０−１〜３０−ｎとを有し、ｃｐ
ｕと主記憶回路と入出力部がシステムバス４０によって
互いに結合され、入出力部に、第２の記憶回路３４と、
第２の記憶回路から主記憶回路に所定の周期でデータを
転送するための制御信号を出力する制御回路３３とを有
する通信処理装置において、３５は複数の入出力部のう
ちの１つあるいはｎ個の入出力部の制御回路に接続され
、システムバスの状態を監視し状態に応じてデータの転
送の周期を可変する状態監視回路である。

〔作　用） 第１図において、状態監視回路３５において制御回路３
３が出力するインターバル期間中の共通バス要求信号を
監視し、インターバル時間を切り替える。即ち、インタ
ーバル期間中に他の共通バス要求信号が発生した時には
インターバル時間を長くし、発生しない時にはインター
バル時間を短くする。

したがって初期プログラムローディング時のように他の
入出力部が動作しない状態においては、インターバル時
間が短縮され、許容される範囲内の最高速に近いダイレ
クトメモリアクセス転送が実行される。又、システム運
用時のように他の入出力部が共通バス要求信号を出力す
る時には、インターバル時間が長（なり、システムで制
約される通常のダイレクトメモリアクセスのインターバ
ルの周期になる。

〔実施例］ 第２図は本発明の実施例の装置の構成を示すブロック図
である。

第３図は実施例で使用されるラッチ回路の構成を示すブ
ロック図である。

第４図は実施例の動作を説明するタイムチャートである
。

全図を通じて同一符号は同一対象物を示す。

本発明が従来例と異なる点は、インターバル時間を２段
階とし、従来例の回路にラッチ回路３−５及びセレクタ
回路３−６を追加したことにある。

以下に説明する。

第２図において、ラッチ回路３−５においてインターバ
ルタイマ回路３−２のインターバル時間中ＣＢＲＥＱ信
号を監視し、インターバル時間中に他の■１０ユニット
のＣＢＲ［ＥＱ倍信号ない時には第４図（ｂ）に示すよ
うにＣ３ＥＬ信号（“０″）を出力する。

上記動作を第３図により詳しく説明する。

第３図において、フリップフロップ回路（以下ＦＦと称
する）６．７のセット端子（以下Ｓと称する）は“０”
を加えた時はＱ出力を“１ｍにセットし、リセット端子
（以下Ｒと称する）は“０”を加えた時にはＱ出力を“
Ｏ＃にリセットする機能を有する。

Ｓ、Ｒ共“１”を加えた時にはＣ端子出力はＤ及びＣ端
子の入力により決定される。

今、第４図に示すようにＤＭＡ動作を行っていない、即
ちＢＲＥＱ信号が”０″である時には、ＦＦ６はインバ
ータ１０及び否定論理和回路（以下ＮＯＲ回路と称する
）１１を介してＲ端子に“０”が加えられるため、Ｃ端
子は“０”の状態である。一方、ＦＦ７は≦端子に“０
”が加えられているため、そのＣ端子出力（ＣＳＥＬ信
号）は１＃の状態である。

ＤＭＡに起動がかかりＢＲＥＱ信号が“１”の状態にな
ると、ＦＦ６及びＩ’Ｆ７はＤ及びＣ端子の入力により
その出力が決まり、初回の自分のＩ１０ユニットのＣＢ
ＲＥＱ信号が発生するとＦＦ７はＦＦ６のＱ信号０″を
受け、ＣＢＲＥＱ信号の立ち上がり時にＣ端子は“０″
（Ｃ５ＥＬ信号）を出力する。

この信号（０″）がＦＦ７のＤ端子に加えられる。

そしてＦＦ７のＣ端子に自分のＩ１０ユニットのＣＢＲ
Ｅ口信号の“１”　（パルスの立ち上がり部分）が加え
られた時、第４図（ｂ）に示すようにＦＦ７のＣ端子か
らは“０”（ＣＳＥＬ信号）が出力される。

セレクタ回路３−６において上記Ｃ３ＥＬ信号（“０″
）を受信し、インターバルタイマ回路３−２に与えるク
ロックをＣＬＫＩから、予めクロック発生回路（図示し
ない）により作られた高速のクロック（ＣＬＫ２）に切
り換えて、次のインターバル時間を短縮するようにする
。これを第４図（Ｃ）に示す。

次に、インターバル時間中に他のＩ１０ユニットのＣＢ
ＲＥＱ信号が存在する時には第４図（ａ）に示すように
Ｃ５ＥＬ信号（“１＃）を出力する。

第３図において、ＢＲＥＱ信号が“１”であり、かつＢ
ＲＥＱ　１がＯ″のインターバルの期間ではＣＢＲＥＱ
が“０＃であるため、ＣＢＲＥ（１（“０′″）をイン
バータ８を介して“１”にしてＡＮＤ回路５の一方の入
力端子に加える。ＡＮＤ回路５の他方の入力端子にはＢ
ＲＥＱ信号（“１＃）を加えているため、ＡＮＤ回路５
は“１″を出力してＦＦ６のＤ端子に加える。ここでＦ
Ｆ６のＣ端子に、他のＩ１０ユニットのＣＢＲＥＱ信号
じ１”）が加えられるため、第４図に示すようにＦＦ６
のＣ端子からは“１″を出力する。

このＦＦ６のＣ端子出力（’１’）がＦＦ７（７）Ｄ端
子に加えられる。ＦＦ７のＣ端子に自分Ｉ１０ユニット
のＣＢＲＥＱ信号（“１”）が加えられた時、ＦＦ７の
Ｃ端子からは第４図（ａ）に示すように“ｌ”を出力す
る。（ＣＳＥＬ信号）。そして上記Ｃ５ＥＬ信号（“１
″）をセレクタ回路３−６に加えることにより、セレク
タ回路３６において低速クロック（ＣＬＫＩ）に切り換
えられ、この出力（ＣＬＫＩ）によりインターバルタイ
マ回路３−２はインターバル時間を長くするように動作
する。

そしてＣ５ＥＬ信号（”ｌ’）をフィードバラして、自
分のＩ１０ユニットのＣＩＩ　Ｉ？　Ｅ口信号とともに
ＡＮＤ回路９に加え、ＡＮＤ回路９の１″の出力をＮＯ
Ｒ回路１１の一方の入力端子に加えてＮＯＲ回路１１の
出力をＦＦ６のＲ端子に加えることにより、ＦＦ６のＣ
端子出力をリセットし“０″に戻す。そして、他のＩ１
０ユニットのＣＢＲＥＱ信号が入力される場合に備える
。この様子を第４図に示す。

このようにしてインターバル時間の制御を行う。

尚、上述の実施例ではインターバル時間を２段階とした
が、３段階以上の多段階とすることも可能である。

〔発明の効果〕

以上説明したように本発明によれば、システムのＩＰＬ
時にはＤＭＡ転送が高速化され、システム運用時には他
のＤＭＡ機能付きＩ１０ユニットとの調和のとれたＤＭ
Ａ転送ができ、通信処理装置の性能向上に寄与するとこ
ろが大きい。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例の装置の構成を示すブロック図
、 第３図は実施例で使用されるラッチ回路の構成を示すブ
ロック図、 第４図は実施例の動作を説明するタイムチャート、 第５図は従来例の装置の構成を示すブロック図である。 図において ３５は状態監視回路 を示す。 、￥−兆明・７）７戸理！ 第 コ

Claims (1)

【特許請求の範囲】
1. ＣＰＵ（１０）と、主記憶回路（２０）と、複数の入出
   力部（３０−１〜３０−ｎ）とを有し、該ＣＰＵと該主
   記憶回路と該入出力部がシステムバス（４０）によって
   互いに結合され、該入出力部に、第２の記憶回路（３４
   ）と、該第２の記憶回路から該主記憶回路に所定の周期
   でデータを転送するための制御信号を出力する制御回路
   （３３）とを有する通信処理装置において、該複数の入
   出力部のうちの１つあるいはｎ個の入出力部の制御回路
   に接続され、該システムバスの状態を監視し状態に応じ
   て該データの転送の周期を可変する状態監視回路（３５
   ）を設けたことを特徴とするダイクレトイモリアクセス
   転送制御方式。