JPH02275559A - ダイレクトメモリアクセス転送制御方式 - Google Patents
ダイレクトメモリアクセス転送制御方式Info
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- JPH02275559A JPH02275559A JP9812089A JP9812089A JPH02275559A JP H02275559 A JPH02275559 A JP H02275559A JP 9812089 A JP9812089 A JP 9812089A JP 9812089 A JP9812089 A JP 9812089A JP H02275559 A JPH02275559 A JP H02275559A
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- 238000012544 monitoring process Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 8
- 210000004899 c-terminal region Anatomy 0.000 description 13
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 5
- 238000004891 communication Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
主記憶回路と入出カニニット内メモリ間のデータ転送制
御方式に関し、 バスの状態を監視し、ダイレクトメモリアクセス転送イ
ンターバルを可変することにより、初期プログラム・ロ
ーディング時又はシステム運用時に合った転送インター
バルにし、ダイレクトメモリアクセスのデータ転送を高
速化するダイレクトメモリアクセス転送制御方式を提供
することを目的とし、 cpt+と、主記憶回路と、複数の入出力部とを有し、
CPUと主記憶回路と入出力部がシステムバスによって
互いに結合され、入出力部に、第2の記憶回路と、第2
の記憶回路から主記憶回路に所定の周期でデータを転送
するための制御信号を出力する制御回路とを有する通信
処理装置において、複数の入出力部のうちの1つあるい
はn個の入出力部の制御回路に接続され、システムバス
の状態を監視し状態に応じてデータの転送の周期を可変
する状態監視回路を設けて構成する。
御方式に関し、 バスの状態を監視し、ダイレクトメモリアクセス転送イ
ンターバルを可変することにより、初期プログラム・ロ
ーディング時又はシステム運用時に合った転送インター
バルにし、ダイレクトメモリアクセスのデータ転送を高
速化するダイレクトメモリアクセス転送制御方式を提供
することを目的とし、 cpt+と、主記憶回路と、複数の入出力部とを有し、
CPUと主記憶回路と入出力部がシステムバスによって
互いに結合され、入出力部に、第2の記憶回路と、第2
の記憶回路から主記憶回路に所定の周期でデータを転送
するための制御信号を出力する制御回路とを有する通信
処理装置において、複数の入出力部のうちの1つあるい
はn個の入出力部の制御回路に接続され、システムバス
の状態を監視し状態に応じてデータの転送の周期を可変
する状態監視回路を設けて構成する。
(産業上の利用分野)
本発明は、主記憶回路と入出カニニット(以下I10ユ
ニットと称する)内メモリ間のデータ転送方法の改良に
関するものである。
ニットと称する)内メモリ間のデータ転送方法の改良に
関するものである。
この際、バスの状態を監視し、ダイレクトメモリアクセ
ス(以下DMAと称する)転送インターバルを可変する
ことにより、初期プログラム・ローディング(以下TP
Lと称する)時又はシステム運用時に合った転送インタ
ーバルにし、DMAのデータ転送を高速化するDMA転
送制御方式が要望されている。
ス(以下DMAと称する)転送インターバルを可変する
ことにより、初期プログラム・ローディング(以下TP
Lと称する)時又はシステム運用時に合った転送インタ
ーバルにし、DMAのデータ転送を高速化するDMA転
送制御方式が要望されている。
第5図は従来例の装置の構成を示すブロック図である。
近年システムプログラムを外部補助記憶装置に格納し、
システム起動時にプログラムを外部補助記憶装置から読
み出し主記憶回路にローディングする手法(いわゆるI
PL手法)がとられることが多いが、プログラムの増大
によりローディング時間が長くかかるようになってきた
。このためIP+、時間の短縮化が要求されており、デ
ータの転送を高速化する必要がある。
システム起動時にプログラムを外部補助記憶装置から読
み出し主記憶回路にローディングする手法(いわゆるI
PL手法)がとられることが多いが、プログラムの増大
によりローディング時間が長くかかるようになってきた
。このためIP+、時間の短縮化が要求されており、デ
ータの転送を高速化する必要がある。
従来、外部補助記憶装置としてフロンビイディスクある
いはハードディスク等が用いられていたが、機械部分の
ない半導体ディスクの出現により高速コーディングが可
能となった。
いはハードディスク等が用いられていたが、機械部分の
ない半導体ディスクの出現により高速コーディングが可
能となった。
ところがシステム運用時に1つのI10ユニットが連続
してバスを専有すると、他のDMA機能付きI10ユニ
ットのリアルタイム性が損なわれる。このため、DMA
転送ごとにある程度のインターバルを設け、他のDMA
機能付きI10ユニットがバスを獲得できるような配慮
をしていた。
してバスを専有すると、他のDMA機能付きI10ユニ
ットのリアルタイム性が損なわれる。このため、DMA
転送ごとにある程度のインターバルを設け、他のDMA
機能付きI10ユニットがバスを獲得できるような配慮
をしていた。
以下に更に詳しく説明する。
第5図において、■CPU 1はシステムバス4を介し
てI10ユニット3内のDMA制御回路3−3に対して
、主記憶回路2のアドレス、半導体メモリ34のアドレ
ス、半導体メモリ3−4から主記憶回路2に転送するバ
イト数、転送方向(今の場合I10ユニット→主記憶回
路)を示す状態をセットし、D?IA起動の命令を出力
する。
てI10ユニット3内のDMA制御回路3−3に対して
、主記憶回路2のアドレス、半導体メモリ34のアドレ
ス、半導体メモリ3−4から主記憶回路2に転送するバ
イト数、転送方向(今の場合I10ユニット→主記憶回
路)を示す状態をセットし、D?IA起動の命令を出力
する。
■DMA制御回路3−3はインターバルタイマ回路3−
2に対し、バス要求信号(BREQ)を出力する。
2に対し、バス要求信号(BREQ)を出力する。
■インターバルク4フ回路3−2は初回はバス交換回路
3−1に対して、バス要求信号(BREQ1)を出力す
るとともに、タイマ(図示しない)を起動する。
3−1に対して、バス要求信号(BREQ1)を出力す
るとともに、タイマ(図示しない)を起動する。
■バス交換回路3−1はシステムバス4に対して共通バ
ス要求信号(CBREQ)とバス要求信号(BREQ2
)を出力し、システムバス4の開放を待ち、開放された
時点でDMA制御回路3−3は主記憶回路2のアドレス
を出力し、半導体メモリ3−4から主記憶回路2にデー
タの転送を行う。
ス要求信号(CBREQ)とバス要求信号(BREQ2
)を出力し、システムバス4の開放を待ち、開放された
時点でDMA制御回路3−3は主記憶回路2のアドレス
を出力し、半導体メモリ3−4から主記憶回路2にデー
タの転送を行う。
■DMA制御回路3−3は次のデータ転送要求としてバ
ス要求信号(BREQ)を出力し続けるが、インターバ
ルタイマ回路3−2がインターバル時間になるまでバス
要求信号(BREQI)を出力しないため、バス交換回
路3−1はシステムバス4を開放する。
ス要求信号(BREQ)を出力し続けるが、インターバ
ルタイマ回路3−2がインターバル時間になるまでバス
要求信号(BREQI)を出力しないため、バス交換回
路3−1はシステムバス4を開放する。
■インターバル時間がくるとインターバルタイマ回路3
−2はBREQ信号があればタイマを再起動するととも
にBREQI信号を出力し、次のDM^動作を行う。
−2はBREQ信号があればタイマを再起動するととも
にBREQI信号を出力し、次のDM^動作を行う。
このようにして、DMA制御回路3−3にセットされた
転送バイト数に等しい回数だけシステムバスを獲得し、
開角動作を行う。
転送バイト数に等しい回数だけシステムバスを獲得し、
開角動作を行う。
しかしながら上述のDMA転送制御方式においては、高
速DMA転送可能な半導体ディスクがありながら、1つ
のI10ユニットがシステム運用時にも他のI10ユニ
ットが使用可能とするためDMA転送に一定のインター
バルをとり、システムのIPL時にその高速性を生かす
ことが出来ないという問題点があった。
速DMA転送可能な半導体ディスクがありながら、1つ
のI10ユニットがシステム運用時にも他のI10ユニ
ットが使用可能とするためDMA転送に一定のインター
バルをとり、システムのIPL時にその高速性を生かす
ことが出来ないという問題点があった。
したがって本発明の目的は、バスの状態を監視し、DM
A転送インターバルを可変することにより、IPL時又
はシステム運用時に合った転送インターバルにし、DM
Aのデータ転送を高速化するDMA転送制御方式を提供
することにある。
A転送インターバルを可変することにより、IPL時又
はシステム運用時に合った転送インターバルにし、DM
Aのデータ転送を高速化するDMA転送制御方式を提供
することにある。
〔課題を解決するための手段]
上記問題点は第1図に示す回路構成によって解決される
。
。
即ち第1図において、CPIJIOと、主記憶回路20
と、複数の入出力部30−1〜30−nとを有し、cp
uと主記憶回路と入出力部がシステムバス40によって
互いに結合され、入出力部に、第2の記憶回路34と、
第2の記憶回路から主記憶回路に所定の周期でデータを
転送するための制御信号を出力する制御回路33とを有
する通信処理装置において、35は複数の入出力部のう
ちの1つあるいはn個の入出力部の制御回路に接続され
、システムバスの状態を監視し状態に応じてデータの転
送の周期を可変する状態監視回路である。
と、複数の入出力部30−1〜30−nとを有し、cp
uと主記憶回路と入出力部がシステムバス40によって
互いに結合され、入出力部に、第2の記憶回路34と、
第2の記憶回路から主記憶回路に所定の周期でデータを
転送するための制御信号を出力する制御回路33とを有
する通信処理装置において、35は複数の入出力部のう
ちの1つあるいはn個の入出力部の制御回路に接続され
、システムバスの状態を監視し状態に応じてデータの転
送の周期を可変する状態監視回路である。
〔作 用)
第1図において、状態監視回路35において制御回路3
3が出力するインターバル期間中の共通バス要求信号を
監視し、インターバル時間を切り替える。即ち、インタ
ーバル期間中に他の共通バス要求信号が発生した時には
インターバル時間を長くし、発生しない時にはインター
バル時間を短くする。
3が出力するインターバル期間中の共通バス要求信号を
監視し、インターバル時間を切り替える。即ち、インタ
ーバル期間中に他の共通バス要求信号が発生した時には
インターバル時間を長くし、発生しない時にはインター
バル時間を短くする。
したがって初期プログラムローディング時のように他の
入出力部が動作しない状態においては、インターバル時
間が短縮され、許容される範囲内の最高速に近いダイレ
クトメモリアクセス転送が実行される。又、システム運
用時のように他の入出力部が共通バス要求信号を出力す
る時には、インターバル時間が長(なり、システムで制
約される通常のダイレクトメモリアクセスのインターバ
ルの周期になる。
入出力部が動作しない状態においては、インターバル時
間が短縮され、許容される範囲内の最高速に近いダイレ
クトメモリアクセス転送が実行される。又、システム運
用時のように他の入出力部が共通バス要求信号を出力す
る時には、インターバル時間が長(なり、システムで制
約される通常のダイレクトメモリアクセスのインターバ
ルの周期になる。
〔実施例]
第2図は本発明の実施例の装置の構成を示すブロック図
である。
である。
第3図は実施例で使用されるラッチ回路の構成を示すブ
ロック図である。
ロック図である。
第4図は実施例の動作を説明するタイムチャートである
。
。
全図を通じて同一符号は同一対象物を示す。
本発明が従来例と異なる点は、インターバル時間を2段
階とし、従来例の回路にラッチ回路3−5及びセレクタ
回路3−6を追加したことにある。
階とし、従来例の回路にラッチ回路3−5及びセレクタ
回路3−6を追加したことにある。
以下に説明する。
第2図において、ラッチ回路3−5においてインターバ
ルタイマ回路3−2のインターバル時間中CBREQ信
号を監視し、インターバル時間中に他の■10ユニット
のCBR[EQ倍信号ない時には第4図(b)に示すよ
うにC3EL信号(“0″)を出力する。
ルタイマ回路3−2のインターバル時間中CBREQ信
号を監視し、インターバル時間中に他の■10ユニット
のCBR[EQ倍信号ない時には第4図(b)に示すよ
うにC3EL信号(“0″)を出力する。
上記動作を第3図により詳しく説明する。
第3図において、フリップフロップ回路(以下FFと称
する)6.7のセット端子(以下Sと称する)は“0”
を加えた時はQ出力を“1mにセットし、リセット端子
(以下Rと称する)は“0”を加えた時にはQ出力を“
O#にリセットする機能を有する。
する)6.7のセット端子(以下Sと称する)は“0”
を加えた時はQ出力を“1mにセットし、リセット端子
(以下Rと称する)は“0”を加えた時にはQ出力を“
O#にリセットする機能を有する。
S、R共“1”を加えた時にはC端子出力はD及びC端
子の入力により決定される。
子の入力により決定される。
今、第4図に示すようにDMA動作を行っていない、即
ちBREQ信号が”0″である時には、FF6はインバ
ータ10及び否定論理和回路(以下NOR回路と称する
)11を介してR端子に“0”が加えられるため、C端
子は“0”の状態である。一方、FF7は≦端子に“0
”が加えられているため、そのC端子出力(CSEL信
号)は1#の状態である。
ちBREQ信号が”0″である時には、FF6はインバ
ータ10及び否定論理和回路(以下NOR回路と称する
)11を介してR端子に“0”が加えられるため、C端
子は“0”の状態である。一方、FF7は≦端子に“0
”が加えられているため、そのC端子出力(CSEL信
号)は1#の状態である。
DMAに起動がかかりBREQ信号が“1”の状態にな
ると、FF6及びI’F7はD及びC端子の入力により
その出力が決まり、初回の自分のI10ユニットのCB
REQ信号が発生するとFF7はFF6のQ信号0″を
受け、CBREQ信号の立ち上がり時にC端子は“0″
(C5EL信号)を出力する。
ると、FF6及びI’F7はD及びC端子の入力により
その出力が決まり、初回の自分のI10ユニットのCB
REQ信号が発生するとFF7はFF6のQ信号0″を
受け、CBREQ信号の立ち上がり時にC端子は“0″
(C5EL信号)を出力する。
この信号(0″)がFF7のD端子に加えられる。
そしてFF7のC端子に自分のI10ユニットのCBR
E口信号の“1” (パルスの立ち上がり部分)が加え
られた時、第4図(b)に示すようにFF7のC端子か
らは“0”(CSEL信号)が出力される。
E口信号の“1” (パルスの立ち上がり部分)が加え
られた時、第4図(b)に示すようにFF7のC端子か
らは“0”(CSEL信号)が出力される。
セレクタ回路3−6において上記C3EL信号(“0″
)を受信し、インターバルタイマ回路3−2に与えるク
ロックをCLKIから、予めクロック発生回路(図示し
ない)により作られた高速のクロック(CLK2)に切
り換えて、次のインターバル時間を短縮するようにする
。これを第4図(C)に示す。
)を受信し、インターバルタイマ回路3−2に与えるク
ロックをCLKIから、予めクロック発生回路(図示し
ない)により作られた高速のクロック(CLK2)に切
り換えて、次のインターバル時間を短縮するようにする
。これを第4図(C)に示す。
次に、インターバル時間中に他のI10ユニットのCB
REQ信号が存在する時には第4図(a)に示すように
C5EL信号(“1#)を出力する。
REQ信号が存在する時には第4図(a)に示すように
C5EL信号(“1#)を出力する。
第3図において、BREQ信号が“1”であり、かつB
REQ 1がO″のインターバルの期間ではCBREQ
が“0#であるため、CBRE(1(“0′″)をイン
バータ8を介して“1”にしてAND回路5の一方の入
力端子に加える。AND回路5の他方の入力端子にはB
REQ信号(“1#)を加えているため、AND回路5
は“1″を出力してFF6のD端子に加える。ここでF
F6のC端子に、他のI10ユニットのCBREQ信号
じ1”)が加えられるため、第4図に示すようにFF6
のC端子からは“1″を出力する。
REQ 1がO″のインターバルの期間ではCBREQ
が“0#であるため、CBRE(1(“0′″)をイン
バータ8を介して“1”にしてAND回路5の一方の入
力端子に加える。AND回路5の他方の入力端子にはB
REQ信号(“1#)を加えているため、AND回路5
は“1″を出力してFF6のD端子に加える。ここでF
F6のC端子に、他のI10ユニットのCBREQ信号
じ1”)が加えられるため、第4図に示すようにFF6
のC端子からは“1″を出力する。
このFF6のC端子出力(’1’)がFF7(7)D端
子に加えられる。FF7のC端子に自分I10ユニット
のCBREQ信号(“1”)が加えられた時、FF7の
C端子からは第4図(a)に示すように“l”を出力す
る。(CSEL信号)。そして上記C5EL信号(“1
″)をセレクタ回路3−6に加えることにより、セレク
タ回路36において低速クロック(CLKI)に切り換
えられ、この出力(CLKI)によりインターバルタイ
マ回路3−2はインターバル時間を長くするように動作
する。
子に加えられる。FF7のC端子に自分I10ユニット
のCBREQ信号(“1”)が加えられた時、FF7の
C端子からは第4図(a)に示すように“l”を出力す
る。(CSEL信号)。そして上記C5EL信号(“1
″)をセレクタ回路3−6に加えることにより、セレク
タ回路36において低速クロック(CLKI)に切り換
えられ、この出力(CLKI)によりインターバルタイ
マ回路3−2はインターバル時間を長くするように動作
する。
そしてC5EL信号(”l’)をフィードバラして、自
分のI10ユニットのCII I? E口信号とともに
AND回路9に加え、AND回路9の1″の出力をNO
R回路11の一方の入力端子に加えてNOR回路11の
出力をFF6のR端子に加えることにより、FF6のC
端子出力をリセットし“0″に戻す。そして、他のI1
0ユニットのCBREQ信号が入力される場合に備える
。この様子を第4図に示す。
分のI10ユニットのCII I? E口信号とともに
AND回路9に加え、AND回路9の1″の出力をNO
R回路11の一方の入力端子に加えてNOR回路11の
出力をFF6のR端子に加えることにより、FF6のC
端子出力をリセットし“0″に戻す。そして、他のI1
0ユニットのCBREQ信号が入力される場合に備える
。この様子を第4図に示す。
このようにしてインターバル時間の制御を行う。
尚、上述の実施例ではインターバル時間を2段階とした
が、3段階以上の多段階とすることも可能である。
が、3段階以上の多段階とすることも可能である。
以上説明したように本発明によれば、システムのIPL
時にはDMA転送が高速化され、システム運用時には他
のDMA機能付きI10ユニットとの調和のとれたDM
A転送ができ、通信処理装置の性能向上に寄与するとこ
ろが大きい。
時にはDMA転送が高速化され、システム運用時には他
のDMA機能付きI10ユニットとの調和のとれたDM
A転送ができ、通信処理装置の性能向上に寄与するとこ
ろが大きい。
第1図は本発明の原理図、
第2図は本発明の実施例の装置の構成を示すブロック図
、 第3図は実施例で使用されるラッチ回路の構成を示すブ
ロック図、 第4図は実施例の動作を説明するタイムチャート、 第5図は従来例の装置の構成を示すブロック図である。 図において 35は状態監視回路 を示す。 、¥−兆明・7)7戸理! 第 コ
、 第3図は実施例で使用されるラッチ回路の構成を示すブ
ロック図、 第4図は実施例の動作を説明するタイムチャート、 第5図は従来例の装置の構成を示すブロック図である。 図において 35は状態監視回路 を示す。 、¥−兆明・7)7戸理! 第 コ
Claims (1)
- CPU(10)と、主記憶回路(20)と、複数の入出
力部(30−1〜30−n)とを有し、該CPUと該主
記憶回路と該入出力部がシステムバス(40)によって
互いに結合され、該入出力部に、第2の記憶回路(34
)と、該第2の記憶回路から該主記憶回路に所定の周期
でデータを転送するための制御信号を出力する制御回路
(33)とを有する通信処理装置において、該複数の入
出力部のうちの1つあるいはn個の入出力部の制御回路
に接続され、該システムバスの状態を監視し状態に応じ
て該データの転送の周期を可変する状態監視回路(35
)を設けたことを特徴とするダイクレトイモリアクセス
転送制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9812089A JPH02275559A (ja) | 1989-04-18 | 1989-04-18 | ダイレクトメモリアクセス転送制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9812089A JPH02275559A (ja) | 1989-04-18 | 1989-04-18 | ダイレクトメモリアクセス転送制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02275559A true JPH02275559A (ja) | 1990-11-09 |
Family
ID=14211436
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9812089A Pending JPH02275559A (ja) | 1989-04-18 | 1989-04-18 | ダイレクトメモリアクセス転送制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02275559A (ja) |
-
1989
- 1989-04-18 JP JP9812089A patent/JPH02275559A/ja active Pending
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