JP3504572B2 - 論理回路のエミュレータ - Google Patents
論理回路のエミュレータInfo
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- JP3504572B2 JP3504572B2 JP2000077517A JP2000077517A JP3504572B2 JP 3504572 B2 JP3504572 B2 JP 3504572B2 JP 2000077517 A JP2000077517 A JP 2000077517A JP 2000077517 A JP2000077517 A JP 2000077517A JP 3504572 B2 JP3504572 B2 JP 3504572B2
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- JP
- Japan
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- logic circuit
- processing module
- emulator
- reconfigurable
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
- G06F30/331—Design verification, e.g. functional simulation or model checking using simulation with hardware acceleration, e.g. by using field programmable gate array [FPGA] or emulation
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＶＬＳＩをエミュ
レーションして検証できるようにした装置に関する。よ
り詳細には、ＶＬＳＩの設計をチップとして制作する前
にエミュレーションし、チップが内蔵され行われるシス
テム（以下、「目標システム」という）と共に検証でき
るようにするプロセッサと再設定可能なチップとを用い
たＶＬＳＩエミュレータに関する。
レーションして検証できるようにした装置に関する。よ
り詳細には、ＶＬＳＩの設計をチップとして制作する前
にエミュレーションし、チップが内蔵され行われるシス
テム（以下、「目標システム」という）と共に検証でき
るようにするプロセッサと再設定可能なチップとを用い
たＶＬＳＩエミュレータに関する。
【０００２】
【従来の技術】一般に、ＶＬＳＩを設計し、チップとし
て制作するには、かなりの時間がかかり、その費用も高
いため、チップとして制作される前の設計段階であらゆ
るエラーを除去するのが望ましい。なお、ＶＬＳＩの構
造が段々複雑になり、また、チップが内蔵されるシステ
ムも複雑になっていくにつれて、エラーの発生する確率
が高くなるため、目標システムと共に設計を予め検証す
るエミュレーションは必須となる。
て制作するには、かなりの時間がかかり、その費用も高
いため、チップとして制作される前の設計段階であらゆ
るエラーを除去するのが望ましい。なお、ＶＬＳＩの構
造が段々複雑になり、また、チップが内蔵されるシステ
ムも複雑になっていくにつれて、エラーの発生する確率
が高くなるため、目標システムと共に設計を予め検証す
るエミュレーションは必須となる。
【０００３】一方、従来のエミュレータは、再設定可能
なチップ（FPGA ： Field Programmable Gate Array）
を再設定可能なネットワークにより連結したものであっ
て、ゲートレベルの論理回路をエミュレーションする。
このようなエミュレータは、設計がかなり進んだ後半段
階での設計をのみ検証することができる。そのため、デ
ザインの初期段階においての検証はできないという問題
を有している。
なチップ（FPGA ： Field Programmable Gate Array）
を再設定可能なネットワークにより連結したものであっ
て、ゲートレベルの論理回路をエミュレーションする。
このようなエミュレータは、設計がかなり進んだ後半段
階での設計をのみ検証することができる。そのため、デ
ザインの初期段階においての検証はできないという問題
を有している。
【０００４】なお、Watkinsの米国特許第４９０１２５
９号のASICエミュレータにおいては、ＶＬＳＩ全体のソ
フトウェアモデルをホストコンピュータにより実行し、
モデルを行う時に発生するピン信号の値をASICエミュレ
ータシステムが電気的信号に変えてソケットへ送り出
す。ホストコンピュータとASICエミュレータとの間の通
信は、各ピンに要求されるピン信号値の集合となってい
る。この方法では、エミュレーション速度を高めるには
限界があり、多様なＶＬＳＩを検証するには問題がある
が、それは次の理由のためである。
９号のASICエミュレータにおいては、ＶＬＳＩ全体のソ
フトウェアモデルをホストコンピュータにより実行し、
モデルを行う時に発生するピン信号の値をASICエミュレ
ータシステムが電気的信号に変えてソケットへ送り出
す。ホストコンピュータとASICエミュレータとの間の通
信は、各ピンに要求されるピン信号値の集合となってい
る。この方法では、エミュレーション速度を高めるには
限界があり、多様なＶＬＳＩを検証するには問題がある
が、それは次の理由のためである。
【０００５】１）ホストコンピュータが、外部インタフ
ェースに要求されるピン信号の生成を含むあらゆる部分
をソフトウェアで行う。２）一般に、コンピュータのI
／Oポートを用いた通信はプロセッサの性能に比べて非
常に遅い。３）ホストコンピュータとASICエミュレータ
とがケーブルを通じて連結されるため、ケーブルの電送
能力の影響を受ける。なお、ホストコンピュータを用い
ることにより、エミュレーションに直接的には必要でな
い部分が含まれるようになり、システムが大きくなる。
ェースに要求されるピン信号の生成を含むあらゆる部分
をソフトウェアで行う。２）一般に、コンピュータのI
／Oポートを用いた通信はプロセッサの性能に比べて非
常に遅い。３）ホストコンピュータとASICエミュレータ
とがケーブルを通じて連結されるため、ケーブルの電送
能力の影響を受ける。なお、ホストコンピュータを用い
ることにより、エミュレーションに直接的には必要でな
い部分が含まれるようになり、システムが大きくなる。
【０００６】従って、本発明では、ＶＬＳＩのモデルを
機能部分と外部インタフェース部分とに分け、機能部分
の遂行は１つ以上のプロセッサにより具現されたプロセ
シングモジュールが担当し、また、外部インタフェース
部分の遂行は、再設定可能な回路を用いた外部インタフ
ェースの信号生成器が担当することにより、実際のピン
信号を作るようにし、なお、両方の間の通信は、インタ
フェース制御パケット（命令語とデータとからなる）を
用いてなり、その両方（プロセシングモジュール及び外
部インタフェースの信号生成器）を一つの装置内に内蔵
することにより、エミュレーションの速度を高め、効率
的に多様な速度が要求されるＶＬＳＩの設計を検証する
ことができる方案を提示する。
機能部分と外部インタフェース部分とに分け、機能部分
の遂行は１つ以上のプロセッサにより具現されたプロセ
シングモジュールが担当し、また、外部インタフェース
部分の遂行は、再設定可能な回路を用いた外部インタフ
ェースの信号生成器が担当することにより、実際のピン
信号を作るようにし、なお、両方の間の通信は、インタ
フェース制御パケット（命令語とデータとからなる）を
用いてなり、その両方（プロセシングモジュール及び外
部インタフェースの信号生成器）を一つの装置内に内蔵
することにより、エミュレーションの速度を高め、効率
的に多様な速度が要求されるＶＬＳＩの設計を検証する
ことができる方案を提示する。
【０００７】
【発明が解決しようとする課題】本発明は、前述のよう
な問題を解決するためになされたものであって、その目
的は、ＶＬＳＩのソフトウェアモデルを、プロセッサが
基盤となるプロセシングモジュールと再設定可能なチッ
プを用いた外部インタフェースに対する信号生成器とを
用いてエミュレーションするため、デザインの後半段階
でのみならずデザインの初期段階における設計をも自由
に検証することができるプロセッサと再設定可能なチッ
プとを用いたＶＬＳＩエミュレータを提供することにあ
る。
な問題を解決するためになされたものであって、その目
的は、ＶＬＳＩのソフトウェアモデルを、プロセッサが
基盤となるプロセシングモジュールと再設定可能なチッ
プを用いた外部インタフェースに対する信号生成器とを
用いてエミュレーションするため、デザインの後半段階
でのみならずデザインの初期段階における設計をも自由
に検証することができるプロセッサと再設定可能なチッ
プとを用いたＶＬＳＩエミュレータを提供することにあ
る。
【０００８】本発明の他の目的は、ＶＬＳＩの機能部分
は、プロセッサ基盤のプロセシングモジュールが担当
し、外部インタフェース部分には、再設定可能な回路を
用い、また、両方の間の通信にはインタフェース制御パ
ケットを用い、この両方を一つの装置に内蔵することに
より、全体のエミュレーション速度を高め、より速い、
かつ、正確なピン信号が生成できるようにすることにあ
る。
は、プロセッサ基盤のプロセシングモジュールが担当
し、外部インタフェース部分には、再設定可能な回路を
用い、また、両方の間の通信にはインタフェース制御パ
ケットを用い、この両方を一つの装置に内蔵することに
より、全体のエミュレーション速度を高め、より速い、
かつ、正確なピン信号が生成できるようにすることにあ
る。
【０００９】
【課題を解決するための手段】上記のような目的を達成
するための本発明によるプロセッサと再設定可能なチッ
プとを用いたＶＬＳＩエミュレータは、検証するＶＬＳ
Ｉの機能部分のソフトウェアモデルを実行するプロセッ
サと、ソフトウェアモデルとモニタリングコードとを記
憶するROM及び／又はRAMからなるメモリと、前記プロセ
ッサとメモリとの間を連結するチャネルからなるプロセ
シングモジュールと；ＶＬＳＩの外部インタフェースモ
デルを遂行する１つ以上の再設定可能な素子で構成され
たピン信号プロセシングユニットと；前記プロセシング
モジュールとピン信号プロセシングユニットとの間にお
ける速度差の緩衝と同期化のためのバッファ及びバッフ
ァを管理する制御器からなる外部インタフェースの信号
生成器と；前記プロセシングモジュールと外部インタフ
ェースの信号生成器との間におけるインタフェース制御
パケットの通信のためのチャネルと；前記外部インタフ
ェースの信号生成器と、検証しようとするＶＬＳＩが具
備された目標システムとの間における連結のためのソケ
ットと；を含む。
するための本発明によるプロセッサと再設定可能なチッ
プとを用いたＶＬＳＩエミュレータは、検証するＶＬＳ
Ｉの機能部分のソフトウェアモデルを実行するプロセッ
サと、ソフトウェアモデルとモニタリングコードとを記
憶するROM及び／又はRAMからなるメモリと、前記プロセ
ッサとメモリとの間を連結するチャネルからなるプロセ
シングモジュールと；ＶＬＳＩの外部インタフェースモ
デルを遂行する１つ以上の再設定可能な素子で構成され
たピン信号プロセシングユニットと；前記プロセシング
モジュールとピン信号プロセシングユニットとの間にお
ける速度差の緩衝と同期化のためのバッファ及びバッフ
ァを管理する制御器からなる外部インタフェースの信号
生成器と；前記プロセシングモジュールと外部インタフ
ェースの信号生成器との間におけるインタフェース制御
パケットの通信のためのチャネルと；前記外部インタフ
ェースの信号生成器と、検証しようとするＶＬＳＩが具
備された目標システムとの間における連結のためのソケ
ットと；を含む。
【００１０】本発明の前述した目的と様々なメリット
は、この技術分野において熟練された者によって添付の
図面を参照して後述される発明の望ましい実施形態例に
より、より一層明確になる。
は、この技術分野において熟練された者によって添付の
図面を参照して後述される発明の望ましい実施形態例に
より、より一層明確になる。
【００１１】
【発明の実施の形態】以下、本発明による実施形態例に
ついて、添付した図面を用いて詳細に説明する。図１
は、本発明の実施形態例によるエミュレータシステム
（以下、「エミュレータ」という）とその周辺のシステ
ムとを説明するための図面である。
ついて、添付した図面を用いて詳細に説明する。図１
は、本発明の実施形態例によるエミュレータシステム
（以下、「エミュレータ」という）とその周辺のシステ
ムとを説明するための図面である。
【００１２】検証するＶＬＳＩのモデルは、機能を記述
したソフトウェアモデルと外部インタフェースモデルと
に分けられる。なお、同図面において、エミュレータ２
は、プロセシングモジュール３と、外部インタフェース
の信号生成器４とを含んでいる。プロセシングモジュー
ル３は、機能を記述したソフトウェアモデルを遂行する
１つ以上のプロセッサからなる。外部インタフェースの
信号生成器４は、再設定可能なチップ（例えばＦＰＧ
Ａ）からなる。この再設定可能なチップ（例えばＦＰＧ
Ａ）は、外部インタフェースモデルにより外部とのイン
タフェースを担当する。プロセシングモジュール３は、
外部とのインタフェースが必要な場合、それに該当する
インタフェース制御パケットを外部インタフェースの信
号生成器４によりチャネル５を通じて送信する。外部イ
ンタフェースの信号生成器４は、前記インターフェース
制御パケットを解読し、要求に応じて目標システム９に
電気的信号を送るか、または目標システム９から電気的
信号を読み込み、それをプロセシングモジュール３へ伝
達する。
したソフトウェアモデルと外部インタフェースモデルと
に分けられる。なお、同図面において、エミュレータ２
は、プロセシングモジュール３と、外部インタフェース
の信号生成器４とを含んでいる。プロセシングモジュー
ル３は、機能を記述したソフトウェアモデルを遂行する
１つ以上のプロセッサからなる。外部インタフェースの
信号生成器４は、再設定可能なチップ（例えばＦＰＧ
Ａ）からなる。この再設定可能なチップ（例えばＦＰＧ
Ａ）は、外部インタフェースモデルにより外部とのイン
タフェースを担当する。プロセシングモジュール３は、
外部とのインタフェースが必要な場合、それに該当する
インタフェース制御パケットを外部インタフェースの信
号生成器４によりチャネル５を通じて送信する。外部イ
ンタフェースの信号生成器４は、前記インターフェース
制御パケットを解読し、要求に応じて目標システム９に
電気的信号を送るか、または目標システム９から電気的
信号を読み込み、それをプロセシングモジュール３へ伝
達する。
【００１３】なお、目標システム９には、外部インタフ
ェースの信号生成器４により作られた電気的ピン信号が
連結されるソケット６がある。これにより、目標システ
ム９内部の他のＶＬＳＩのチップ７や、さらに他のエミ
ュレータ１１に連結されている他のソケット８と電気的
に連結できる。一方、エミュレータ２は、内部のモニタ
リング／制御ポート１を通じて外部のモニタリング／制
御コンピュータ１０と連結されている。これにより、外
部からエミュレーション状況を観察したり、制御したり
することができる。なお、モニタリング／制御ポート１
は、エミュレーションを始める前にプロセシングモジュ
ール３によりソフトウェアモデルをダウンロードした
り、外部インタフェースの信号生成器４の内部の再設定
可能なチップを再設定するために用いられる。
ェースの信号生成器４により作られた電気的ピン信号が
連結されるソケット６がある。これにより、目標システ
ム９内部の他のＶＬＳＩのチップ７や、さらに他のエミ
ュレータ１１に連結されている他のソケット８と電気的
に連結できる。一方、エミュレータ２は、内部のモニタ
リング／制御ポート１を通じて外部のモニタリング／制
御コンピュータ１０と連結されている。これにより、外
部からエミュレーション状況を観察したり、制御したり
することができる。なお、モニタリング／制御ポート１
は、エミュレーションを始める前にプロセシングモジュ
ール３によりソフトウェアモデルをダウンロードした
り、外部インタフェースの信号生成器４の内部の再設定
可能なチップを再設定するために用いられる。
【００１４】図２は、プロセシングモジュール３の実施
形態例を説明するための図面である。同図に示すよう
に、機能を記述したソフトウェアモデルは、プロセシン
グモジュール３内のプロセッサ１２が実行できる形態に
変換（コンパイル）され、モニタリングのためのコード
と共にメモリ１３に記憶される。また、プロセッサ１２
は、メモリ１３にあるソフトウェアモデルを実行する。
この時、ソフトウェアモデルを複数のブロックに分け、
複数のプロセッサと複数のメモリとで実行することもで
きる。この場合、複数のプロセッサ間の通信のための通
信チャネルを設けておく。なお、メモリ１３は、ＲＯＭ
及び／又はＲＡＭからなり、実行するコードを、予め有
しているかまたはモニタリング／制御ポート１を通じて
受け取る。
形態例を説明するための図面である。同図に示すよう
に、機能を記述したソフトウェアモデルは、プロセシン
グモジュール３内のプロセッサ１２が実行できる形態に
変換（コンパイル）され、モニタリングのためのコード
と共にメモリ１３に記憶される。また、プロセッサ１２
は、メモリ１３にあるソフトウェアモデルを実行する。
この時、ソフトウェアモデルを複数のブロックに分け、
複数のプロセッサと複数のメモリとで実行することもで
きる。この場合、複数のプロセッサ間の通信のための通
信チャネルを設けておく。なお、メモリ１３は、ＲＯＭ
及び／又はＲＡＭからなり、実行するコードを、予め有
しているかまたはモニタリング／制御ポート１を通じて
受け取る。
【００１５】機能を記述したソフトウェアモデルが目標
システム９内のデータを読み込み、または目標システム
にデータを書込もうとするとき、プロセッサ１２は、対
応するインタフェース制御パケットを、外部インタフェ
ースの信号生成器４にチャネルを通じて送信する。目標
システム９にデータを書込む場合、インタフェース制御
パケットは、書き込み命令、アドレス及び書込みたいデ
ータを含んで構成される。目標システム９内のデータを
読み込む場合、インタフェース制御パケットは、読み込
み命令とアドレスとを含んで構成される。このパケット
が外部インタフェースの信号生成器４に送られ、その後
信号生成器４が目標システム９のデータを読み込んだの
が確認されると、プロセッサ１２は、その結果値を持っ
てくることを指示するインタフェース制御パケットを信
号生成器４に送り出し、その値を読み込む。エミュレー
ションの状態は、ユーザが、モニタリング／制御コンピ
ュータ１０からモニタリング／制御ポート１を通じて送
る命令により、制御されたりモニタリングされたりす
る。
システム９内のデータを読み込み、または目標システム
にデータを書込もうとするとき、プロセッサ１２は、対
応するインタフェース制御パケットを、外部インタフェ
ースの信号生成器４にチャネルを通じて送信する。目標
システム９にデータを書込む場合、インタフェース制御
パケットは、書き込み命令、アドレス及び書込みたいデ
ータを含んで構成される。目標システム９内のデータを
読み込む場合、インタフェース制御パケットは、読み込
み命令とアドレスとを含んで構成される。このパケット
が外部インタフェースの信号生成器４に送られ、その後
信号生成器４が目標システム９のデータを読み込んだの
が確認されると、プロセッサ１２は、その結果値を持っ
てくることを指示するインタフェース制御パケットを信
号生成器４に送り出し、その値を読み込む。エミュレー
ションの状態は、ユーザが、モニタリング／制御コンピ
ュータ１０からモニタリング／制御ポート１を通じて送
る命令により、制御されたりモニタリングされたりす
る。
【００１６】図３は、外部インタフェースの信号生成器
４の実施形態例を説明するための図面である。プロセシ
ングモジュール３からチャネル５を通じて送られてきた
インタフェース制御パケットは、制御器１４を通じてバ
ッファ１５に保持される。パケットの命令語及びデータ
は、外部インタフェースモデルにより予め構成された再
設定可能なチップから構成されるピン信号プロセシング
ユニット１６により、該当するピン信号のシーケンス
（sequence）として作られ、ソケット６に送られる。ピ
ン信号プロセシングユニット１６内の再設定可能なチッ
プの再設定は、エミュレーションが始まる前にプロセシ
ングモジュール３内のメモリ１３のROM又は再設定専用
のROM／RAMに記憶されている値により行われる。また、
チップの再設定が、モニタリング／制御ポート１により
ダウンロードされて行われることもある。
４の実施形態例を説明するための図面である。プロセシ
ングモジュール３からチャネル５を通じて送られてきた
インタフェース制御パケットは、制御器１４を通じてバ
ッファ１５に保持される。パケットの命令語及びデータ
は、外部インタフェースモデルにより予め構成された再
設定可能なチップから構成されるピン信号プロセシング
ユニット１６により、該当するピン信号のシーケンス
（sequence）として作られ、ソケット６に送られる。ピ
ン信号プロセシングユニット１６内の再設定可能なチッ
プの再設定は、エミュレーションが始まる前にプロセシ
ングモジュール３内のメモリ１３のROM又は再設定専用
のROM／RAMに記憶されている値により行われる。また、
チップの再設定が、モニタリング／制御ポート１により
ダウンロードされて行われることもある。
【００１７】なお、読み込みの場合、ピン信号プロセシ
ングユニット１６は、ソケット６から読み込まれた値を
バッファ１５に保持した後、その状態をプロセシングモ
ジュール３に通知する。すると、後でプロセシングモジ
ュール３は、記憶されている値を取得する。制御器１４
は、バッファ１５がプロセシングモジュール３とピン信
号プロセシングユニット１６との速度差を緩衝し、かつ
同期化する役割をするように、バッファ１５を管理す
る。書き込みの場合、バッファ１５にあるデータをピン
信号プロセシングユニット１６が命令語により電気的信
号として変え、ソケット６へ送信する。
ングユニット１６は、ソケット６から読み込まれた値を
バッファ１５に保持した後、その状態をプロセシングモ
ジュール３に通知する。すると、後でプロセシングモジ
ュール３は、記憶されている値を取得する。制御器１４
は、バッファ１５がプロセシングモジュール３とピン信
号プロセシングユニット１６との速度差を緩衝し、かつ
同期化する役割をするように、バッファ１５を管理す
る。書き込みの場合、バッファ１５にあるデータをピン
信号プロセシングユニット１６が命令語により電気的信
号として変え、ソケット６へ送信する。
【００１８】以上、説明した内容により、当業者なら本
発明の技術思想を逸脱しない範囲内において、様々な変
更及び修正が可能であることが明らかであるだろう。
発明の技術思想を逸脱しない範囲内において、様々な変
更及び修正が可能であることが明らかであるだろう。
【００１９】
【発明の効果】以上、説明したように、本発明によれ
ば、デザイン後期の設計のみならず、デザイン初期の設
計もエミュレーションが可能であるため、ＶＬＳＩの設
計初期に機能部分及び外部インタフェースを検証するこ
とができ、それにより、応用システムの開発時間を短縮
することができる。
ば、デザイン後期の設計のみならず、デザイン初期の設
計もエミュレーションが可能であるため、ＶＬＳＩの設
計初期に機能部分及び外部インタフェースを検証するこ
とができ、それにより、応用システムの開発時間を短縮
することができる。
【図１】本発明によるシステムの構成と実施形態例を示
す図である。
す図である。
【図２】本発明によるプロセッサ基盤プロセシングモジ
ュールの実施形態例を示す図である。
ュールの実施形態例を示す図である。
【図３】本発明による外部インタフェースの信号生成器
の実施形態例を示す図である。
の実施形態例を示す図である。
１：モニタリング／制御ポート
２、１１：エミュレータ
３：プロセシングモジュール
４：外部インタフェースの信号生成
５：インタフェース制御パケットチャネル
６、８：ソケット
７：ＶＬＳＩチップ
９：目標システム
１０：モニタリング／制御コンピュータ
１２：１つ以上のメモリ
１４：制御器
１５：バッファ
１６：ピン信号プロセシングユニット
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平９−153077（ＪＰ，Ａ)
特開 平９−293002（ＪＰ，Ａ)
特開 平７−129428（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 11/22
G06F 17/50
G01R 31/28
Claims (5)
- 【請求項１】論理回路のエミュレータであって、 前記論理回路の機能部分のソフトウェアモデルを実行す
るためのプロセッサを有するプロセシングモジュール
と、 前記論理回路の外部インタフェース部分のハードウェア
モデルとして形成された再設定可能なモジュールとを備
え、 前記プロセシングモジュールと前記再設定可能なモジュ
ールとの間の通信は、命令語とデータとで構成されるイ
ンタフェース制御パケットを用いる、論理回路のエミュ
レータ。 - 【請求項２】前記プロセシングモジュールは、少なくと
も１つのプロセッサと、ＲＯＭ及び／又はＲＡＭを含む
少なくとも1つのメモリと、前記プロセッサとメモリと
を連結するためのバスと含んで構成される、請求項１に
記載の論理回路のエミュレータ。 - 【請求項３】前記再設定可能なモジュールは、出力デー
タプロセシングによりピン信号シーケンスを生成し、ピ
ン信号シーケンスプロセシングにより入力データを受け
るためのピン信号プロセシングユニットと、 前記プロセシングモジュールから送られる出力データ
と、前記ピン信号プロセシングユニットから送られる入
力データとを保持するためのバッファセットと、 前記プロセシングモジュールとピン信号プロセシングユ
ニットとの間の速度差を同期化する前記バッファセット
を管理するための制御器と、を含む請求項１に記載の論
理回路のエミュレータ。 - 【請求項４】前記論理回路が適用される目標システム
に、前記再設定可能なモジュールを接続するためのソケ
ットをさらに含む、請求項１に記載の論理回路のエミュ
レータ。 - 【請求項５】モニタリング・制御コンピュータに接続す
るためのモニタリング制御ポートをさらに含み、前記モ
ニタリング・制御コンピュータは、前記プロセシングモ
ジュールのためのモニタリングコードとソフトウェアモ
デルとをダウンロードし、外部インタフェースのピン信
号の変化をモニタリング及び制御する、請求項１に記載
の論理回路のエミュレータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990009307A KR100306596B1 (ko) | 1999-03-19 | 1999-03-19 | 프로세서와 재설정가능 칩을 사용한 집적회로 에뮬레이터 |
| KR1999P9307 | 1999-03-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000298596A JP2000298596A (ja) | 2000-10-24 |
| JP3504572B2 true JP3504572B2 (ja) | 2004-03-08 |
Family
ID=19577022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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