JPH02259473A - 最大値測定回路 - Google Patents
最大値測定回路Info
- Publication number
- JPH02259473A JPH02259473A JP8070389A JP8070389A JPH02259473A JP H02259473 A JPH02259473 A JP H02259473A JP 8070389 A JP8070389 A JP 8070389A JP 8070389 A JP8070389 A JP 8070389A JP H02259473 A JPH02259473 A JP H02259473A
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- JP
- Japan
- Prior art keywords
- signal
- latch
- maximum value
- input
- comparator
- Prior art date
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- Pending
Links
- 230000001360 synchronised effect Effects 0.000 abstract description 2
- 238000005259 measurement Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、最大値を測定する最大値測定回路に関し、更
に詳しくは、高速な測定が可能な最大値測定回路に関す
る。
に詳しくは、高速な測定が可能な最大値測定回路に関す
る。
(従来の技術)
複数のフォトセンサからなるリニアアレイセンサに山型
の光量分布で光が入射するような光学系において、この
リニアアレイセンサからの出力信号(シリアル信号)を
受信し、山型の分布で出力される信号の最大値を測定す
る最大値測定回路がある。このような最大値測定回路は
、通常マイクロコンピュータを使用して測定を行ってい
る。
の光量分布で光が入射するような光学系において、この
リニアアレイセンサからの出力信号(シリアル信号)を
受信し、山型の分布で出力される信号の最大値を測定す
る最大値測定回路がある。このような最大値測定回路は
、通常マイクロコンピュータを使用して測定を行ってい
る。
(発明が解決しようとする課題)
しかし、マイクロコンピュータを使用すると、構成が複
雑化する。測定スピードが遅い、専用のソフトウェアが
必要になる等の欠点があった。
雑化する。測定スピードが遅い、専用のソフトウェアが
必要になる等の欠点があった。
従って、簡単な構成で、高速に最大値を測定することが
可能な最大値測定回路の実現が望まれていた。
可能な最大値測定回路の実現が望まれていた。
本発明は上記した問題点に鑑みてなされたもので、その
目的とするところは、簡単な構成で高速に最大値を測定
することが可能な最大値測定回路を実現することにある
。
目的とするところは、簡単な構成で高速に最大値を測定
することが可能な最大値測定回路を実現することにある
。
(課題を解決するための手段)
上記課題を解決する本発明は、入力信号を保持するため
の信号保持手段と、この信号保持手段で保持された信号
と新たな入力信号とを比較する比較手段と、この比較手
段での比較により新たな入力信号が大きいときに前記信
号保持手段に新たな入力信号を保持させる制御手段とを
有し、入力信号の最大値を測定するよう構成したことを
特徴とするものである。
の信号保持手段と、この信号保持手段で保持された信号
と新たな入力信号とを比較する比較手段と、この比較手
段での比較により新たな入力信号が大きいときに前記信
号保持手段に新たな入力信号を保持させる制御手段とを
有し、入力信号の最大値を測定するよう構成したことを
特徴とするものである。
(作用)
本発明の最大値測定回路において、信号保持手段で保持
された信号と新たな入力信号とが比較され、新たな入力
信号が大きいときに信号保持手段での保持内容を更新す
る。このようにして、人力信号の最大値が測定される。
された信号と新たな入力信号とが比較され、新たな入力
信号が大きいときに信号保持手段での保持内容を更新す
る。このようにして、人力信号の最大値が測定される。
(実施例)
以下、図面を参照して、本発明の実施例を詳細に説明す
る。
る。
図は本発明の一実施例の構成例を示す構成図である。こ
の図において、1は入力信号を増幅するアンプ、2は増
幅された信号をディジタルデータに変換するA/D変換
器、3はディジタルデータを保持するラッチ、4はディ
ジタルデータ(P入力)と保持されたデータ(Q入力)
とを比較するコンパレータ、5はラッチ3の保持タイミ
ングをコントロールする論理回路、6はラッチ3で保持
されたデータを外部からの5TORE信号で再び保持す
るラッチ、7はラッチ6の出力をD/A変換するD/A
変換器、8はD/A変換器7の出力を受ける出力バッフ
ァである。
の図において、1は入力信号を増幅するアンプ、2は増
幅された信号をディジタルデータに変換するA/D変換
器、3はディジタルデータを保持するラッチ、4はディ
ジタルデータ(P入力)と保持されたデータ(Q入力)
とを比較するコンパレータ、5はラッチ3の保持タイミ
ングをコントロールする論理回路、6はラッチ3で保持
されたデータを外部からの5TORE信号で再び保持す
るラッチ、7はラッチ6の出力をD/A変換するD/A
変換器、8はD/A変換器7の出力を受ける出力バッフ
ァである。
以下、動作の説明を行う。例えば、2048素子のりニ
アダイオードアレイに、山型の光量分布で光が入射して
いるものとする。このときのりニアダイオードアレイの
出力信号(シリアル信号)は時系列に2048画素の信
号の出力レベルが山型になっている(図(A))。この
信号をアンプ1で増幅し、この増幅された信号をA/D
変換器2で各画素毎にディジタル信号(例えば8ビツト
)に変換する。このようにして変換されたディジタル信
号はラッチ回路3の入力とコンパレータ4のP入力に印
加される。このとき、コンパレータ4のQ入力にはラッ
チ3で保持されたデータが印加されている。尚、初めは
ラッチ3はクリアされているため、1画素目のデータが
コンパレータ4のP入力に印加されているときには、ラ
ッチ3の出力(コンパレータ4のQ入力)は“0”であ
る。
アダイオードアレイに、山型の光量分布で光が入射して
いるものとする。このときのりニアダイオードアレイの
出力信号(シリアル信号)は時系列に2048画素の信
号の出力レベルが山型になっている(図(A))。この
信号をアンプ1で増幅し、この増幅された信号をA/D
変換器2で各画素毎にディジタル信号(例えば8ビツト
)に変換する。このようにして変換されたディジタル信
号はラッチ回路3の入力とコンパレータ4のP入力に印
加される。このとき、コンパレータ4のQ入力にはラッ
チ3で保持されたデータが印加されている。尚、初めは
ラッチ3はクリアされているため、1画素目のデータが
コンパレータ4のP入力に印加されているときには、ラ
ッチ3の出力(コンパレータ4のQ入力)は“0”であ
る。
そして、コンパレータ4はPとQとを比較し、P〉Qの
ときにパルスを出力する。このパルスとクロックCLK
とが論理回路5の入力に印加される。
ときにパルスを出力する。このパルスとクロックCLK
とが論理回路5の入力に印加される。
従って、P>Qのときに、クロックと同期したパルスS
が発生する。ラッチ3はこのパルスSが印加されたとき
に、入力データを保持する。従って、2048画素分の
比較、ラッチを繰り返すと、ラッチ3には入力信号中の
最大値が保持される。そして、2048画素分の処理終
了後に5TORE信号がラッチ6に印加される。このた
め、ラッチ6は2048画素のデータ中の最大値を保持
する。
が発生する。ラッチ3はこのパルスSが印加されたとき
に、入力データを保持する。従って、2048画素分の
比較、ラッチを繰り返すと、ラッチ3には入力信号中の
最大値が保持される。そして、2048画素分の処理終
了後に5TORE信号がラッチ6に印加される。このた
め、ラッチ6は2048画素のデータ中の最大値を保持
する。
このようにして保持された最大値をD/A変換器7でア
ナログの信号に戻し、バッファ8でインピーダンス変換
した後に出力する。
ナログの信号に戻し、バッファ8でインピーダンス変換
した後に出力する。
尚、以上の回路を実際に構成する場合において、ラッチ
3,6としては74L3273 (54LS273)、
コンパレータとしては74L3682(54LS682
)を使用し、良好な結果が得られた。但し、同等の機能
があるものであれば、これらの素子に限定されない。
3,6としては74L3273 (54LS273)、
コンパレータとしては74L3682(54LS682
)を使用し、良好な結果が得られた。但し、同等の機能
があるものであれば、これらの素子に限定されない。
また、上記の実施例では2048画素のりニアダイオー
ドアレイを使用した場合について説明したが、これに限
定されるものではない。すなわち、リニアダイオードア
レイは何画素のものであっても同様の動作が可能である
。
ドアレイを使用した場合について説明したが、これに限
定されるものではない。すなわち、リニアダイオードア
レイは何画素のものであっても同様の動作が可能である
。
(発明の効果)
以上詳細に説明したように、本発明では、第一のコンパ
レータと第一のラッチで最大値を保持し、この最大値を
第二のラッチで保持することにより、最大値を測定する
ようにした。このため、簡単な構成で高速に最大値を測
定することが可能な最大値CI定定路路実現することが
できる。
レータと第一のラッチで最大値を保持し、この最大値を
第二のラッチで保持することにより、最大値を測定する
ようにした。このため、簡単な構成で高速に最大値を測
定することが可能な最大値CI定定路路実現することが
できる。
図は本発明の一実施例の構成を示す構成図である。
1・・・アンプ 2・・・A/D変換器3・・
・ラッチ 4・・・コンパレータ5・・・論理
回路 6・・・ラッチ7・・・D’/A変換器 8・・・出力バッファ
・ラッチ 4・・・コンパレータ5・・・論理
回路 6・・・ラッチ7・・・D’/A変換器 8・・・出力バッファ
Claims (1)
- 【特許請求の範囲】 入力信号を保持するための信号保持手段と、この信号保
持手段で保持された信号と新たな入力信号とを比較する
比較手段と、 この比較手段での比較により新たな入力信号が大きいと
きに前記信号保持手段に新たな入力信号を保持させる制
御手段とを有し、 入力信号の最大値を測定するよう構成したことを特徴と
する最大値測定回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8070389A JPH02259473A (ja) | 1989-03-31 | 1989-03-31 | 最大値測定回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8070389A JPH02259473A (ja) | 1989-03-31 | 1989-03-31 | 最大値測定回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02259473A true JPH02259473A (ja) | 1990-10-22 |
Family
ID=13725695
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8070389A Pending JPH02259473A (ja) | 1989-03-31 | 1989-03-31 | 最大値測定回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02259473A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08160081A (ja) * | 1994-12-02 | 1996-06-21 | J R C Tokki Kk | デジタル方式によるピーク値ホールド回路 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5149066A (en) * | 1974-07-22 | 1976-04-27 | Koehring Co | Piikukenshutsuho oyobi sochi |
JPS54153544A (en) * | 1978-05-25 | 1979-12-03 | Sony Corp | Peak hold circuit |
JPS57144468A (en) * | 1981-03-02 | 1982-09-07 | Akoode Denshi Kk | Polar value detecting and holding method and its circuit |
JPS5814173B2 (ja) * | 1977-11-28 | 1983-03-17 | 増田 文彦 | 巻菓子製造装置 |
JPS60135771A (ja) * | 1983-12-23 | 1985-07-19 | Mitsubishi Electric Corp | ピ−ク値検出装置 |
-
1989
- 1989-03-31 JP JP8070389A patent/JPH02259473A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5149066A (en) * | 1974-07-22 | 1976-04-27 | Koehring Co | Piikukenshutsuho oyobi sochi |
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JPS54153544A (en) * | 1978-05-25 | 1979-12-03 | Sony Corp | Peak hold circuit |
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JPS60135771A (ja) * | 1983-12-23 | 1985-07-19 | Mitsubishi Electric Corp | ピ−ク値検出装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH08160081A (ja) * | 1994-12-02 | 1996-06-21 | J R C Tokki Kk | デジタル方式によるピーク値ホールド回路 |
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