JPH02251177A - 静電誘導形半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は静電誘導形半導体装置に係り、詳しくは高電
流密度で使用される電力用の表面デー１〜タイプの静電
誘導形半導体装置に関するものである。

［従来の技術］ 従来、この種の表面ゲートタイプの静電誘導形半導体装
置（Ｓｔａｔｉｃ　Ｉｎｄｕｃｔｉｏｎ　Ｔｒａｎｓｉ
ｓｔｏｒ　、、以下ｒｓＩＴＪという）として、例えば
第４図に示すように、ドレイン領域となるｎ゛のシリコ
ン基板１上にＳｉよりなるｎ−のエピタキシャル層２を
形成し、そのエピタキシャル層２に複数個のｎ“のソー
ス領域３を形成すると共に、それら各ソース領域３を囲
むようにｐ゛のゲート領域４を形成して同一形状の１〜
ランシスタを複数個並列に接続した構成、いわゆるマル
チチャネル構造にしたものが提案されている。

そして、各ソース領域３を囲んだゲー）？Ｊ域４はゲー
ト端子５に接続され、トレイン領域となるシリコン基板
１の裏面はドレイン端子６に接続されている。又、各ソ
ース領域３はソース端子９に接続され、その配線ＩＯは
１つのＡ１層を同端子９に最も近いソース領域３から最
も離れたソース領域３まで延ばすことによって行われて
いる。

このＳＩＴは主電流が電子であるｎチャネルのＳＩＴで
あって、ソース端子９をマイナス極に、ドレイン端子６
をプラス極にそれぞれ接続した状態で、ゲート端子５か
らゲート電流ＩＧＩを流し、ゲート領域４から正孔を注
入すると、その正孔によって各ソース領域３直下、即ち
チャネル領域の電位が上がり、各ソース領域３からの電
子の注入が誘導されてオン状態となる。

一方、ゲート端子５からゲート電流ＩＧ２を引き、各ソ
ース領域３直下のチャネル領域の正孔をゲーＨＪ域４に
取り込むと、同ソース領域３直下の電位が下がり、ＳＩ
Ｔはターンオフする。

［発明が解決しようとする課Ｂ］ しかしながら、前記マルチチャネル構造の表面ゲートタ
イプのＳＩＴでは、前記したようにソース電極の配線１
０がソース端子９に最も近いソース領域３から最も離れ
たソース領域３まで１つのＡ１層で配線した構造である
ため、ソース端子９から遠いソース領域３はとソース端
子９まての配線抵抗が大きくなる。　ＩＩＩち、各ソー
ス領域３に４゛３いて、ソース端子９に近いソース領域
３ぽど、そのソース領域３とゲート領域４との間（以下
、「ゲート・ソース間」という）の電位差が太き（なる
。

従って、ソース端子９から最も近いソース領域３はど（
即ちゲート・ソース間の電圧が高いほど）、ゲート電流
ＩＧＩが多く流れ、正孔の注入量が多く、チャネル領域
に流れる電流が大きくなり、ソース端子９に近いＩ・ラ
ンジスタにトレイン電流１０が集中する。その結果、Ｓ
ＴＴの動作規格はドレイン電流ＩＤの集中するｌ・ラン
ジスタに左右されることになり、順バイアス、逆バイア
スの安全動作領域が狭くなるという問題があった。

この発明は前述した事情に鑑みてなされたものであって
、その目的は、オン状態において一部のソース領域に電
流が集中することなく各ソース領域に対してドレイン電
流が均一に流れるようにし、順バイアス、逆バイアスの
安全動作領域を広くすることが可能な静電誘導形半導体
装置を提供することにある。

［課題を解決するための手段］ 主電流となる各チャネル領域に流れる電流はチャネル領
域のゲーＨＪｆ域側から注入されたキャリア密度（例え
ば、正孔密度）の指数関数にほぼ比例して増加すること
が知られている。即ち、チャネル領域に注入される正孔
密度を高くすることによって大きな電流を流すことがで
きる。

従って、各トランジスタの構造を、この注入される正孔
密度が各トランジスタ毎で変えた構造にすることによっ
て、前記配線抵抗の相違（ゲート・ソース間の電位の相
違）に基いて各チャネル領域を流れる電流の不均一が補
償され得ることがわかる。但し、この場合、各ソース領
域において配線抵抗が高い（そのゲート・ソース間の電
位が低い）ソース領域のトランジスタほど、注入される
正札密度が高くなる構造にする必要がある。

そこで、第１の発明では、半導体基板の一方の表面部に
、第１導電型半導体からなるソース領域を形成し、その
ソース領域を囲むように形成された第２導電型半導体の
ゲート領域をイＴするトランジスタを複数形成した静電
誘導形半導体装置において、各トランジスタのゲート領
域に囲まれたソース領域の形状とその数を変えるように
した静電誘導形半導体装置をその要旨とする。

又、第２の発明では、半導体基板の一方の表面部に、第
１導電型半導体からなるソース領域を形成し、そのソー
ス領域を囲むように形成された第２導電型半導体のゲー
ト領域を有するトランジスタを複数形成した静電誘導形
半導体装置において、ソース端子までの配線抵抗が高い
トランジスタほど、ソース領域の面積を小さくすると共
にその数を増加させるようにした静電誘導形半導体装置
をその要旨とする。

［作用］ ゲート領域からソース領域に注入されるキャリアの量が
他のトランジスタより少ないトランジスタにおいて、ソ
ース領域の形状を小さくしてその数を多くすることによ
り、そのソース領域直下のキャリア蓄積密度を高くする
ことができ、そのようなソース領域が多数存在すること
になる。この結果、ゲート領域から注入されるキャリア
注入量が少ないトランジスタであっても、ゲート領域か
らのキャリア注入量が多いトランジスタと同じ値の電流
を流すことが可能となる。

又、ソース端子から離れたトランジスタほど、ソース領
域からソース端子までの配線抵抗が大きくなり、ゲート
領域からのキャリア注入量は少なくなる。このとき、配
線抵抗が高いトランジスタほど、ソース領域の面積を小
さくすると共にその数を増加させることによって、ゲー
Ｈｉ域から注入されるキャリア注入量の多少を補償する
ことになる。この結果、ソース端子までの配線抵抗がそ
れぞれ異なる各トランジスタに流れる主電流を均一に流
すことが可能となる。

［実施例コ 以下、この発明を具体化した一実施例を図面に基いて詳
細に説明する。

第１図は表面ゲーＩ・タイプのＳＩＴを示し、ドレイン
領域となるｎ゛のシリコン基板２１上にエピタキシャル
成長法にてＳｉよりなるｎ−のエピタキシャル層２２を
形成し、それらシリコン基板２１とエピタキシャル層２
２とからなる半導体基板のエピタキシャル層２２の表面
部には、第１導電型半導体としてのｎ゛のソース領域２
３と、それら各ソース領域２３を囲むように第２導電型
半導体としてのｐ゛のゲート領域２４とをそれぞれ形成
して複数個（本実施例では５個）の単位トランジスタＴ
ｒｉ、Ｔｒ２．Ｔｒ３．Ｔｒ４．Ｔｒ５を形成している
。

そして、ゲート領域２４はソース領域２３を含む長方形
状をなす領域を囲むように形成され、Ａ１層よりなる配
！ｌ＞’ｊｔ２５を介してゲート端子２６に接続されて
いる。更に、ゲート領域２４に囲まれるソース領域２３
ばＡ１層よりなる配線２９を介してソース端子３０に接
続されている。そして、各ソース領域２３はソース端子
３０までの配線２９の抵抗、即ち配線抵抗が大きいほど
、即ちソース端子３０から離れているほど、ソース領域
２３の面積を小さくしてその数を増加させるようにして
いる。

そして、この実施例では、第２図に示すように、ソース
端子３０から最も遠い位置及びその次に遠い位置に形成
された単位トランジスタＴｒ５゜Ｔｒ４においては、長
さ（ソース長）が２μｍ、幅（ソース幅）が２μｍに形
成されたソース領域２３が４μｍの間隔をおいて８５μ
ｍにわたって形成されている。

又、ソース端子３０から３番目と４番目に遠い位置に形
成された単位トランジスタＴｒ３．Ｔｒ２においては、
ソース長が４μｍ１ソ一ス幅が２μｍに形成されたソー
ス領域２３が８μｍの間隔をおいて８５μｍにわたって
形成されている。

更に、ソース端子３０に最も近い位置に形成された単位
トランジスタＴｒｉにおいては、ソース長が８５μ■、
ソース幅が２μｍのソース領域２３が形成されている。

次に、上記のように構成した表面ゲートタイプのＳＩＴ
の動作について説明する。

今、ソース端子３０とトレイン端子２８との間に順バイ
アス（ソース端子３０側をマイナス、ドレイン端子２８
側をプラス）をかけた状態において、ゲート・ソース間
が等電位にあるとき、ドレイン領域となるシリコン基板
２１の裏面とソース領域２３との間（以下［ドレイン・
ソース間」という）及びゲート・ソース間に電流が流れ
ず、ＳＩＴはオフ状態にある。

この状態からゲート端子２６に順バイアス（ゲート端子
２６側をプラス）をかけデー１〜電流ＩＧＩを流すと、
ゲート領域２４からソース領域２３直下のチャネル領域
に正孔が注入され、ソース領域２３直下部分の電位が上
がる。電位が上がるごとによって、ソース領域２３より
電子の注入が誘導されて、各単位トランジスタＴｒｉ〜
Ｔｒ５のドレイン・ソース間に電子電流が流れてＳ　Ｉ
　Ｔはオン状態に移行する。

オン状態に移行する場合において、ゲート端子２６に順
バイアスをかげた状態での各単位トランジスタＴｒｉ〜
Ｔｒ５のゲート・ソース間の電圧はソース領域２３から
ソース端子３０までの配線抵抗が小さいほど高く、配線
抵抗が高いほど小さくなる。従って、各ソース領域２３
直下に注入される正札の注入量はゲート・ソース間の電
圧が最も高い単位トランジスタＴｒｉで最も多く、反対
にゲート・ソース間の電圧が最も小さい単位トランジス
タＴｒ５で最も少なくなる。

従って、各単位トランジスタＴｒｉ〜Ｔｒ５で正札注入
量が異なるが、正孔注入量が少ない単位トランジスタは
どソース領域２３の面積を小さくしてその数を多くした
ので、各単位トランジスタＴｒｉ〜Ｔｒ５のソース領域
２３直下に蓄積される正孔密度がほぼ同じ値となる。そ
の結果、各単位トランジスタＴｒｉ〜Ｔｒ５のドレイン
・ソース間を流れる電流をほぼ等しくすることができ、
配線抵抗の相違に基く一部の単位トランジスタＴｒｌ〜
Ｔ　ｒ　５への電流集中をなくして、電流分布を均一に
することができる。よって、順バイアスの安全動作領域
を広くすることができる。

この現象を別の観点から説明すれば、各単位トランジス
タＴｒｉ〜Ｔ　ｒ　５毎に電流増幅率１汀Ｓ（−トレイ
ン・ソース間を流れる電流／ゲート電流）を変更したも
のであって、ソース端子３０から離れる単位トランジス
タはど電流増幅率ｈＦＳを大きくしているといえる。そ
して、この電流増幅率ｈＦＳを上げる手段として、ソー
ス領域２３の面積を小さくしてその数を増加させている
。

次に、このＳＩＴをオフさモる場合、ゲート電１Ｉｉｔ
ＩＧ１を止めてゲート領域２４をソース領域２３と等電
位にするか、デー１〜領域２４に逆バイアスをかけてゲ
ート電流ＩＧ２を引いてソース令頁域２３直下の正孔を
取り去れば、ＳＩＴをオフ状態に戻すことができる。そ
して、この逆バイアスをかげる場合も、その安全動作領
域を広くするごとができる。

尚、この発明は前記実施例に限定されるものではな（、
前記実施例では、配線抵抗が相違するにもかかわらず単
位トランジスタＴｒ２と単位トランジスタＴｒ３とを、
及び単位トランジスタＴｒ４と単位トランジスタＴｒ５
とをそれぞれ同じ構造のソース領域２３にしたが、これ
は電流分布の変動が許容される範囲にあることから、同
じ構造にしている。そして、より均一な分布を得る場合
にはそれぞれそのソース領域２３の構造を配線抵抗に応
じて個々に異なるようにしてもよいのは勿論である。

又、この実施例では、ドレイン・ソース間を流れる電流
に比べてゲート電流は非常に小さいという理由から、各
単位トランジスタＴｒｉ〜Ｔｒ５のゲート領域２４から
ゲート端子２６までの配線抵抗を考慮していなかったが
、この配線抵抗も考慮して各ソース領域２３の構造を決
定してもよいことは勿論である。

反対に、電流分布の変動の許容範囲が大きく許されるな
ら、例えばこの実施例でいえば単位トランジスタＴ　ｒ
　２〜Ｔｒ４のソース領域２３を互いに同じ構造にして
もよい。

更に、第３図に示すように、配線層をＡ１層に代えてド
ープドポリシリコン層３１にすると共に、ｎ１ソース領
域２３の表面部に荷電担体をトンネル注入させるための
３０人程度の薄い絶縁膜（例えば、５ｉ０２）３２を形
成してもよい。尚、３３は絶縁層である。この場合、絶
縁膜３２には荷電担体がトンネル注入されるが、ゲート
領域側から注入される正孔の流出量を減少させることに
より、前記実施例のＳＩＴと比べて電流増幅率ｈａｓを
更に増大させることができる。

加えて、前記実施例では、ドレイン領域であるシリコン
基板２１及びソース領域２３をｎ型にすると共にゲート
領域２４をｐ型にしたが、シリコン基板２１及びソース
領域２３をｐ型にすると共にゲート領域２４をｎ型にし
て、正札を主たるキャリアとして使用してもよい。

又、トランジスタ構造の他に、静電誘導形ザイリスタ構
造にしてもよい。更に、前記実施例では、スイッチング
素子として使用したが、増幅のめに使用してもよい。

［発明の効果］ 以上詳述したように、第１の発明によれば、オン状態に
おいてゲート領域から注入されるギヤリア注入量が少な
いトランジスタでも、ゲート領域からのキャリア注入量
が多いトランジスタと同等の電流を流すことができる。

又、第２の発明によれば、同じ（オン状態においてソー
ス端子までの配線抵抗がそれぞれ異なる各トランジスタ
に流れる主電流を一部のソース領域に集中させることな
く均一にすることができ、即ちドレイン電流を均一にす
ることができ、延いては順バイアス、逆バイアスの安全
動作領域を広くすることができる。

【図面の簡単な説明】

第１図及び第２図はこの発明を具体化した一実施例を示
す図面であって、第１図は表面ゲートタイプのＳＩＴを
破断して示す斜視図、第２図は同じく表面ゲートタイプ
のＳＩＴを示す平面図である。第３図はこの発明を具体
化した別の実施例を示す表面ゲートタイプのＳＩＴの部
分拡大図、第４図は従来例の表面ゲートタイプのＳＩＴ
を破断して示す斜視図である。 図中、２１はシリコン基板、２２はエピタキシャル層（
２１，２２は半導体基板を構成している）、２３はソー
ス領域、２４　ｉ；＋デー１〜領域、３０はソース端子
、Ｔｒｉ〜Ｔｒ５は単位トランジスタである。

Claims (1)

1. 【特許請求の範囲】 １半導体基板の一方の表面部に、第１導電型半導体から
   なるソース領域を形成し、そのソース領域を囲むように
   形成された第２導電型半導体のゲート領域を有するトラ
   ンジスタを複数形成した静電誘導形半導体装置において
   、 各トランジスタのゲート領域に囲まれたソース領域の形
   状とその数を変えるようにした静電誘導形半導体装置。 ２半導体基板の一方の表面部に、第１導電型半導体から
   なるソース領域を形成し、そのソース領域を囲むように
   形成された第２導電型半導体のゲート領域を有するトラ
   ンジスタを複数形成した静電誘導形半導体装置において
   、 ソース端子までの配線抵抗が高いトランジスタほど、ソ
   ース領域の面積を小さくすると共にその数を増加させる
   ようにした静電誘導形半導体装置。