JPH02251177A - 静電誘導形半導体装置 - Google Patents
静電誘導形半導体装置Info
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- JPH02251177A JPH02251177A JP7362489A JP7362489A JPH02251177A JP H02251177 A JPH02251177 A JP H02251177A JP 7362489 A JP7362489 A JP 7362489A JP 7362489 A JP7362489 A JP 7362489A JP H02251177 A JPH02251177 A JP H02251177A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は静電誘導形半導体装置に係り、詳しくは高電
流密度で使用される電力用の表面デー1〜タイプの静電
誘導形半導体装置に関するものである。
流密度で使用される電力用の表面デー1〜タイプの静電
誘導形半導体装置に関するものである。
[従来の技術]
従来、この種の表面ゲートタイプの静電誘導形半導体装
置(Static Induction Transi
stor 、、以下rsITJという)として、例えば
第4図に示すように、ドレイン領域となるn゛のシリコ
ン基板1上にSiよりなるn−のエピタキシャル層2を
形成し、そのエピタキシャル層2に複数個のn“のソー
ス領域3を形成すると共に、それら各ソース領域3を囲
むようにp゛のゲート領域4を形成して同一形状の1〜
ランシスタを複数個並列に接続した構成、いわゆるマル
チチャネル構造にしたものが提案されている。
置(Static Induction Transi
stor 、、以下rsITJという)として、例えば
第4図に示すように、ドレイン領域となるn゛のシリコ
ン基板1上にSiよりなるn−のエピタキシャル層2を
形成し、そのエピタキシャル層2に複数個のn“のソー
ス領域3を形成すると共に、それら各ソース領域3を囲
むようにp゛のゲート領域4を形成して同一形状の1〜
ランシスタを複数個並列に接続した構成、いわゆるマル
チチャネル構造にしたものが提案されている。
そして、各ソース領域3を囲んだゲー)?J域4はゲー
ト端子5に接続され、トレイン領域となるシリコン基板
1の裏面はドレイン端子6に接続されている。又、各ソ
ース領域3はソース端子9に接続され、その配線IOは
1つのA1層を同端子9に最も近いソース領域3から最
も離れたソース領域3まで延ばすことによって行われて
いる。
ト端子5に接続され、トレイン領域となるシリコン基板
1の裏面はドレイン端子6に接続されている。又、各ソ
ース領域3はソース端子9に接続され、その配線IOは
1つのA1層を同端子9に最も近いソース領域3から最
も離れたソース領域3まで延ばすことによって行われて
いる。
このSITは主電流が電子であるnチャネルのSITで
あって、ソース端子9をマイナス極に、ドレイン端子6
をプラス極にそれぞれ接続した状態で、ゲート端子5か
らゲート電流IGIを流し、ゲート領域4から正孔を注
入すると、その正孔によって各ソース領域3直下、即ち
チャネル領域の電位が上がり、各ソース領域3からの電
子の注入が誘導されてオン状態となる。
あって、ソース端子9をマイナス極に、ドレイン端子6
をプラス極にそれぞれ接続した状態で、ゲート端子5か
らゲート電流IGIを流し、ゲート領域4から正孔を注
入すると、その正孔によって各ソース領域3直下、即ち
チャネル領域の電位が上がり、各ソース領域3からの電
子の注入が誘導されてオン状態となる。
一方、ゲート端子5からゲート電流IG2を引き、各ソ
ース領域3直下のチャネル領域の正孔をゲーHJ域4に
取り込むと、同ソース領域3直下の電位が下がり、SI
Tはターンオフする。
ース領域3直下のチャネル領域の正孔をゲーHJ域4に
取り込むと、同ソース領域3直下の電位が下がり、SI
Tはターンオフする。
[発明が解決しようとする課B]
しかしながら、前記マルチチャネル構造の表面ゲートタ
イプのSITでは、前記したようにソース電極の配線1
0がソース端子9に最も近いソース領域3から最も離れ
たソース領域3まで1つのA1層で配線した構造である
ため、ソース端子9から遠いソース領域3はとソース端
子9まての配線抵抗が大きくなる。 IIIち、各ソー
ス領域3に4゛3いて、ソース端子9に近いソース領域
3ぽど、そのソース領域3とゲート領域4との間(以下
、「ゲート・ソース間」という)の電位差が太き(なる
。
イプのSITでは、前記したようにソース電極の配線1
0がソース端子9に最も近いソース領域3から最も離れ
たソース領域3まで1つのA1層で配線した構造である
ため、ソース端子9から遠いソース領域3はとソース端
子9まての配線抵抗が大きくなる。 IIIち、各ソー
ス領域3に4゛3いて、ソース端子9に近いソース領域
3ぽど、そのソース領域3とゲート領域4との間(以下
、「ゲート・ソース間」という)の電位差が太き(なる
。
従って、ソース端子9から最も近いソース領域3はど(
即ちゲート・ソース間の電圧が高いほど)、ゲート電流
IGIが多く流れ、正孔の注入量が多く、チャネル領域
に流れる電流が大きくなり、ソース端子9に近いI・ラ
ンジスタにトレイン電流10が集中する。その結果、S
TTの動作規格はドレイン電流IDの集中するl・ラン
ジスタに左右されることになり、順バイアス、逆バイア
スの安全動作領域が狭くなるという問題があった。
即ちゲート・ソース間の電圧が高いほど)、ゲート電流
IGIが多く流れ、正孔の注入量が多く、チャネル領域
に流れる電流が大きくなり、ソース端子9に近いI・ラ
ンジスタにトレイン電流10が集中する。その結果、S
TTの動作規格はドレイン電流IDの集中するl・ラン
ジスタに左右されることになり、順バイアス、逆バイア
スの安全動作領域が狭くなるという問題があった。
この発明は前述した事情に鑑みてなされたものであって
、その目的は、オン状態において一部のソース領域に電
流が集中することなく各ソース領域に対してドレイン電
流が均一に流れるようにし、順バイアス、逆バイアスの
安全動作領域を広くすることが可能な静電誘導形半導体
装置を提供することにある。
、その目的は、オン状態において一部のソース領域に電
流が集中することなく各ソース領域に対してドレイン電
流が均一に流れるようにし、順バイアス、逆バイアスの
安全動作領域を広くすることが可能な静電誘導形半導体
装置を提供することにある。
[課題を解決するための手段]
主電流となる各チャネル領域に流れる電流はチャネル領
域のゲーHJf域側から注入されたキャリア密度(例え
ば、正孔密度)の指数関数にほぼ比例して増加すること
が知られている。即ち、チャネル領域に注入される正孔
密度を高くすることによって大きな電流を流すことがで
きる。
域のゲーHJf域側から注入されたキャリア密度(例え
ば、正孔密度)の指数関数にほぼ比例して増加すること
が知られている。即ち、チャネル領域に注入される正孔
密度を高くすることによって大きな電流を流すことがで
きる。
従って、各トランジスタの構造を、この注入される正孔
密度が各トランジスタ毎で変えた構造にすることによっ
て、前記配線抵抗の相違(ゲート・ソース間の電位の相
違)に基いて各チャネル領域を流れる電流の不均一が補
償され得ることがわかる。但し、この場合、各ソース領
域において配線抵抗が高い(そのゲート・ソース間の電
位が低い)ソース領域のトランジスタほど、注入される
正札密度が高くなる構造にする必要がある。
密度が各トランジスタ毎で変えた構造にすることによっ
て、前記配線抵抗の相違(ゲート・ソース間の電位の相
違)に基いて各チャネル領域を流れる電流の不均一が補
償され得ることがわかる。但し、この場合、各ソース領
域において配線抵抗が高い(そのゲート・ソース間の電
位が低い)ソース領域のトランジスタほど、注入される
正札密度が高くなる構造にする必要がある。
そこで、第1の発明では、半導体基板の一方の表面部に
、第1導電型半導体からなるソース領域を形成し、その
ソース領域を囲むように形成された第2導電型半導体の
ゲート領域をイTするトランジスタを複数形成した静電
誘導形半導体装置において、各トランジスタのゲート領
域に囲まれたソース領域の形状とその数を変えるように
した静電誘導形半導体装置をその要旨とする。
、第1導電型半導体からなるソース領域を形成し、その
ソース領域を囲むように形成された第2導電型半導体の
ゲート領域をイTするトランジスタを複数形成した静電
誘導形半導体装置において、各トランジスタのゲート領
域に囲まれたソース領域の形状とその数を変えるように
した静電誘導形半導体装置をその要旨とする。
又、第2の発明では、半導体基板の一方の表面部に、第
1導電型半導体からなるソース領域を形成し、そのソー
ス領域を囲むように形成された第2導電型半導体のゲー
ト領域を有するトランジスタを複数形成した静電誘導形
半導体装置において、ソース端子までの配線抵抗が高い
トランジスタほど、ソース領域の面積を小さくすると共
にその数を増加させるようにした静電誘導形半導体装置
をその要旨とする。
1導電型半導体からなるソース領域を形成し、そのソー
ス領域を囲むように形成された第2導電型半導体のゲー
ト領域を有するトランジスタを複数形成した静電誘導形
半導体装置において、ソース端子までの配線抵抗が高い
トランジスタほど、ソース領域の面積を小さくすると共
にその数を増加させるようにした静電誘導形半導体装置
をその要旨とする。
[作用]
ゲート領域からソース領域に注入されるキャリアの量が
他のトランジスタより少ないトランジスタにおいて、ソ
ース領域の形状を小さくしてその数を多くすることによ
り、そのソース領域直下のキャリア蓄積密度を高くする
ことができ、そのようなソース領域が多数存在すること
になる。この結果、ゲート領域から注入されるキャリア
注入量が少ないトランジスタであっても、ゲート領域か
らのキャリア注入量が多いトランジスタと同じ値の電流
を流すことが可能となる。
他のトランジスタより少ないトランジスタにおいて、ソ
ース領域の形状を小さくしてその数を多くすることによ
り、そのソース領域直下のキャリア蓄積密度を高くする
ことができ、そのようなソース領域が多数存在すること
になる。この結果、ゲート領域から注入されるキャリア
注入量が少ないトランジスタであっても、ゲート領域か
らのキャリア注入量が多いトランジスタと同じ値の電流
を流すことが可能となる。
又、ソース端子から離れたトランジスタほど、ソース領
域からソース端子までの配線抵抗が大きくなり、ゲート
領域からのキャリア注入量は少なくなる。このとき、配
線抵抗が高いトランジスタほど、ソース領域の面積を小
さくすると共にその数を増加させることによって、ゲー
Hi域から注入されるキャリア注入量の多少を補償する
ことになる。この結果、ソース端子までの配線抵抗がそ
れぞれ異なる各トランジスタに流れる主電流を均一に流
すことが可能となる。
域からソース端子までの配線抵抗が大きくなり、ゲート
領域からのキャリア注入量は少なくなる。このとき、配
線抵抗が高いトランジスタほど、ソース領域の面積を小
さくすると共にその数を増加させることによって、ゲー
Hi域から注入されるキャリア注入量の多少を補償する
ことになる。この結果、ソース端子までの配線抵抗がそ
れぞれ異なる各トランジスタに流れる主電流を均一に流
すことが可能となる。
[実施例コ
以下、この発明を具体化した一実施例を図面に基いて詳
細に説明する。
細に説明する。
第1図は表面ゲーI・タイプのSITを示し、ドレイン
領域となるn゛のシリコン基板21上にエピタキシャル
成長法にてSiよりなるn−のエピタキシャル層22を
形成し、それらシリコン基板21とエピタキシャル層2
2とからなる半導体基板のエピタキシャル層22の表面
部には、第1導電型半導体としてのn゛のソース領域2
3と、それら各ソース領域23を囲むように第2導電型
半導体としてのp゛のゲート領域24とをそれぞれ形成
して複数個(本実施例では5個)の単位トランジスタT
ri、Tr2.Tr3.Tr4.Tr5を形成している
。
領域となるn゛のシリコン基板21上にエピタキシャル
成長法にてSiよりなるn−のエピタキシャル層22を
形成し、それらシリコン基板21とエピタキシャル層2
2とからなる半導体基板のエピタキシャル層22の表面
部には、第1導電型半導体としてのn゛のソース領域2
3と、それら各ソース領域23を囲むように第2導電型
半導体としてのp゛のゲート領域24とをそれぞれ形成
して複数個(本実施例では5個)の単位トランジスタT
ri、Tr2.Tr3.Tr4.Tr5を形成している
。
そして、ゲート領域24はソース領域23を含む長方形
状をなす領域を囲むように形成され、A1層よりなる配
!l>’jt25を介してゲート端子26に接続されて
いる。更に、ゲート領域24に囲まれるソース領域23
ばA1層よりなる配線29を介してソース端子30に接
続されている。そして、各ソース領域23はソース端子
30までの配線29の抵抗、即ち配線抵抗が大きいほど
、即ちソース端子30から離れているほど、ソース領域
23の面積を小さくしてその数を増加させるようにして
いる。
状をなす領域を囲むように形成され、A1層よりなる配
!l>’jt25を介してゲート端子26に接続されて
いる。更に、ゲート領域24に囲まれるソース領域23
ばA1層よりなる配線29を介してソース端子30に接
続されている。そして、各ソース領域23はソース端子
30までの配線29の抵抗、即ち配線抵抗が大きいほど
、即ちソース端子30から離れているほど、ソース領域
23の面積を小さくしてその数を増加させるようにして
いる。
そして、この実施例では、第2図に示すように、ソース
端子30から最も遠い位置及びその次に遠い位置に形成
された単位トランジスタTr5゜Tr4においては、長
さ(ソース長)が2μm、幅(ソース幅)が2μmに形
成されたソース領域23が4μmの間隔をおいて85μ
mにわたって形成されている。
端子30から最も遠い位置及びその次に遠い位置に形成
された単位トランジスタTr5゜Tr4においては、長
さ(ソース長)が2μm、幅(ソース幅)が2μmに形
成されたソース領域23が4μmの間隔をおいて85μ
mにわたって形成されている。
又、ソース端子30から3番目と4番目に遠い位置に形
成された単位トランジスタTr3.Tr2においては、
ソース長が4μm1ソ一ス幅が2μmに形成されたソー
ス領域23が8μmの間隔をおいて85μmにわたって
形成されている。
成された単位トランジスタTr3.Tr2においては、
ソース長が4μm1ソ一ス幅が2μmに形成されたソー
ス領域23が8μmの間隔をおいて85μmにわたって
形成されている。
更に、ソース端子30に最も近い位置に形成された単位
トランジスタTriにおいては、ソース長が85μ■、
ソース幅が2μmのソース領域23が形成されている。
トランジスタTriにおいては、ソース長が85μ■、
ソース幅が2μmのソース領域23が形成されている。
次に、上記のように構成した表面ゲートタイプのSIT
の動作について説明する。
の動作について説明する。
今、ソース端子30とトレイン端子28との間に順バイ
アス(ソース端子30側をマイナス、ドレイン端子28
側をプラス)をかけた状態において、ゲート・ソース間
が等電位にあるとき、ドレイン領域となるシリコン基板
21の裏面とソース領域23との間(以下[ドレイン・
ソース間」という)及びゲート・ソース間に電流が流れ
ず、SITはオフ状態にある。
アス(ソース端子30側をマイナス、ドレイン端子28
側をプラス)をかけた状態において、ゲート・ソース間
が等電位にあるとき、ドレイン領域となるシリコン基板
21の裏面とソース領域23との間(以下[ドレイン・
ソース間」という)及びゲート・ソース間に電流が流れ
ず、SITはオフ状態にある。
この状態からゲート端子26に順バイアス(ゲート端子
26側をプラス)をかけデー1〜電流IGIを流すと、
ゲート領域24からソース領域23直下のチャネル領域
に正孔が注入され、ソース領域23直下部分の電位が上
がる。電位が上がるごとによって、ソース領域23より
電子の注入が誘導されて、各単位トランジスタTri〜
Tr5のドレイン・ソース間に電子電流が流れてS I
Tはオン状態に移行する。
26側をプラス)をかけデー1〜電流IGIを流すと、
ゲート領域24からソース領域23直下のチャネル領域
に正孔が注入され、ソース領域23直下部分の電位が上
がる。電位が上がるごとによって、ソース領域23より
電子の注入が誘導されて、各単位トランジスタTri〜
Tr5のドレイン・ソース間に電子電流が流れてS I
Tはオン状態に移行する。
オン状態に移行する場合において、ゲート端子26に順
バイアスをかげた状態での各単位トランジスタTri〜
Tr5のゲート・ソース間の電圧はソース領域23から
ソース端子30までの配線抵抗が小さいほど高く、配線
抵抗が高いほど小さくなる。従って、各ソース領域23
直下に注入される正札の注入量はゲート・ソース間の電
圧が最も高い単位トランジスタTriで最も多く、反対
にゲート・ソース間の電圧が最も小さい単位トランジス
タTr5で最も少なくなる。
バイアスをかげた状態での各単位トランジスタTri〜
Tr5のゲート・ソース間の電圧はソース領域23から
ソース端子30までの配線抵抗が小さいほど高く、配線
抵抗が高いほど小さくなる。従って、各ソース領域23
直下に注入される正札の注入量はゲート・ソース間の電
圧が最も高い単位トランジスタTriで最も多く、反対
にゲート・ソース間の電圧が最も小さい単位トランジス
タTr5で最も少なくなる。
従って、各単位トランジスタTri〜Tr5で正札注入
量が異なるが、正孔注入量が少ない単位トランジスタは
どソース領域23の面積を小さくしてその数を多くした
ので、各単位トランジスタTri〜Tr5のソース領域
23直下に蓄積される正孔密度がほぼ同じ値となる。そ
の結果、各単位トランジスタTri〜Tr5のドレイン
・ソース間を流れる電流をほぼ等しくすることができ、
配線抵抗の相違に基く一部の単位トランジスタTrl〜
T r 5への電流集中をなくして、電流分布を均一に
することができる。よって、順バイアスの安全動作領域
を広くすることができる。
量が異なるが、正孔注入量が少ない単位トランジスタは
どソース領域23の面積を小さくしてその数を多くした
ので、各単位トランジスタTri〜Tr5のソース領域
23直下に蓄積される正孔密度がほぼ同じ値となる。そ
の結果、各単位トランジスタTri〜Tr5のドレイン
・ソース間を流れる電流をほぼ等しくすることができ、
配線抵抗の相違に基く一部の単位トランジスタTrl〜
T r 5への電流集中をなくして、電流分布を均一に
することができる。よって、順バイアスの安全動作領域
を広くすることができる。
この現象を別の観点から説明すれば、各単位トランジス
タTri〜T r 5毎に電流増幅率1汀S(−トレイ
ン・ソース間を流れる電流/ゲート電流)を変更したも
のであって、ソース端子30から離れる単位トランジス
タはど電流増幅率hFSを大きくしているといえる。そ
して、この電流増幅率hFSを上げる手段として、ソー
ス領域23の面積を小さくしてその数を増加させている
。
タTri〜T r 5毎に電流増幅率1汀S(−トレイ
ン・ソース間を流れる電流/ゲート電流)を変更したも
のであって、ソース端子30から離れる単位トランジス
タはど電流増幅率hFSを大きくしているといえる。そ
して、この電流増幅率hFSを上げる手段として、ソー
ス領域23の面積を小さくしてその数を増加させている
。
次に、このSITをオフさモる場合、ゲート電1Iit
IG1を止めてゲート領域24をソース領域23と等電
位にするか、デー1〜領域24に逆バイアスをかけてゲ
ート電流IG2を引いてソース令頁域23直下の正孔を
取り去れば、SITをオフ状態に戻すことができる。そ
して、この逆バイアスをかげる場合も、その安全動作領
域を広くするごとができる。
IG1を止めてゲート領域24をソース領域23と等電
位にするか、デー1〜領域24に逆バイアスをかけてゲ
ート電流IG2を引いてソース令頁域23直下の正孔を
取り去れば、SITをオフ状態に戻すことができる。そ
して、この逆バイアスをかげる場合も、その安全動作領
域を広くするごとができる。
尚、この発明は前記実施例に限定されるものではな(、
前記実施例では、配線抵抗が相違するにもかかわらず単
位トランジスタTr2と単位トランジスタTr3とを、
及び単位トランジスタTr4と単位トランジスタTr5
とをそれぞれ同じ構造のソース領域23にしたが、これ
は電流分布の変動が許容される範囲にあることから、同
じ構造にしている。そして、より均一な分布を得る場合
にはそれぞれそのソース領域23の構造を配線抵抗に応
じて個々に異なるようにしてもよいのは勿論である。
前記実施例では、配線抵抗が相違するにもかかわらず単
位トランジスタTr2と単位トランジスタTr3とを、
及び単位トランジスタTr4と単位トランジスタTr5
とをそれぞれ同じ構造のソース領域23にしたが、これ
は電流分布の変動が許容される範囲にあることから、同
じ構造にしている。そして、より均一な分布を得る場合
にはそれぞれそのソース領域23の構造を配線抵抗に応
じて個々に異なるようにしてもよいのは勿論である。
又、この実施例では、ドレイン・ソース間を流れる電流
に比べてゲート電流は非常に小さいという理由から、各
単位トランジスタTri〜Tr5のゲート領域24から
ゲート端子26までの配線抵抗を考慮していなかったが
、この配線抵抗も考慮して各ソース領域23の構造を決
定してもよいことは勿論である。
に比べてゲート電流は非常に小さいという理由から、各
単位トランジスタTri〜Tr5のゲート領域24から
ゲート端子26までの配線抵抗を考慮していなかったが
、この配線抵抗も考慮して各ソース領域23の構造を決
定してもよいことは勿論である。
反対に、電流分布の変動の許容範囲が大きく許されるな
ら、例えばこの実施例でいえば単位トランジスタT r
2〜Tr4のソース領域23を互いに同じ構造にして
もよい。
ら、例えばこの実施例でいえば単位トランジスタT r
2〜Tr4のソース領域23を互いに同じ構造にして
もよい。
更に、第3図に示すように、配線層をA1層に代えてド
ープドポリシリコン層31にすると共に、n1ソース領
域23の表面部に荷電担体をトンネル注入させるための
30人程度の薄い絶縁膜(例えば、5i02)32を形
成してもよい。尚、33は絶縁層である。この場合、絶
縁膜32には荷電担体がトンネル注入されるが、ゲート
領域側から注入される正孔の流出量を減少させることに
より、前記実施例のSITと比べて電流増幅率hasを
更に増大させることができる。
ープドポリシリコン層31にすると共に、n1ソース領
域23の表面部に荷電担体をトンネル注入させるための
30人程度の薄い絶縁膜(例えば、5i02)32を形
成してもよい。尚、33は絶縁層である。この場合、絶
縁膜32には荷電担体がトンネル注入されるが、ゲート
領域側から注入される正孔の流出量を減少させることに
より、前記実施例のSITと比べて電流増幅率hasを
更に増大させることができる。
加えて、前記実施例では、ドレイン領域であるシリコン
基板21及びソース領域23をn型にすると共にゲート
領域24をp型にしたが、シリコン基板21及びソース
領域23をp型にすると共にゲート領域24をn型にし
て、正札を主たるキャリアとして使用してもよい。
基板21及びソース領域23をn型にすると共にゲート
領域24をp型にしたが、シリコン基板21及びソース
領域23をp型にすると共にゲート領域24をn型にし
て、正札を主たるキャリアとして使用してもよい。
又、トランジスタ構造の他に、静電誘導形ザイリスタ構
造にしてもよい。更に、前記実施例では、スイッチング
素子として使用したが、増幅のめに使用してもよい。
造にしてもよい。更に、前記実施例では、スイッチング
素子として使用したが、増幅のめに使用してもよい。
[発明の効果]
以上詳述したように、第1の発明によれば、オン状態に
おいてゲート領域から注入されるギヤリア注入量が少な
いトランジスタでも、ゲート領域からのキャリア注入量
が多いトランジスタと同等の電流を流すことができる。
おいてゲート領域から注入されるギヤリア注入量が少な
いトランジスタでも、ゲート領域からのキャリア注入量
が多いトランジスタと同等の電流を流すことができる。
又、第2の発明によれば、同じ(オン状態においてソー
ス端子までの配線抵抗がそれぞれ異なる各トランジスタ
に流れる主電流を一部のソース領域に集中させることな
く均一にすることができ、即ちドレイン電流を均一にす
ることができ、延いては順バイアス、逆バイアスの安全
動作領域を広くすることができる。
ス端子までの配線抵抗がそれぞれ異なる各トランジスタ
に流れる主電流を一部のソース領域に集中させることな
く均一にすることができ、即ちドレイン電流を均一にす
ることができ、延いては順バイアス、逆バイアスの安全
動作領域を広くすることができる。
第1図及び第2図はこの発明を具体化した一実施例を示
す図面であって、第1図は表面ゲートタイプのSITを
破断して示す斜視図、第2図は同じく表面ゲートタイプ
のSITを示す平面図である。第3図はこの発明を具体
化した別の実施例を示す表面ゲートタイプのSITの部
分拡大図、第4図は従来例の表面ゲートタイプのSIT
を破断して示す斜視図である。 図中、21はシリコン基板、22はエピタキシャル層(
21,22は半導体基板を構成している)、23はソー
ス領域、24 i;+デー1〜領域、30はソース端子
、Tri〜Tr5は単位トランジスタである。
す図面であって、第1図は表面ゲートタイプのSITを
破断して示す斜視図、第2図は同じく表面ゲートタイプ
のSITを示す平面図である。第3図はこの発明を具体
化した別の実施例を示す表面ゲートタイプのSITの部
分拡大図、第4図は従来例の表面ゲートタイプのSIT
を破断して示す斜視図である。 図中、21はシリコン基板、22はエピタキシャル層(
21,22は半導体基板を構成している)、23はソー
ス領域、24 i;+デー1〜領域、30はソース端子
、Tri〜Tr5は単位トランジスタである。
Claims (1)
- 【特許請求の範囲】 1半導体基板の一方の表面部に、第1導電型半導体から
なるソース領域を形成し、そのソース領域を囲むように
形成された第2導電型半導体のゲート領域を有するトラ
ンジスタを複数形成した静電誘導形半導体装置において
、 各トランジスタのゲート領域に囲まれたソース領域の形
状とその数を変えるようにした静電誘導形半導体装置。 2半導体基板の一方の表面部に、第1導電型半導体から
なるソース領域を形成し、そのソース領域を囲むように
形成された第2導電型半導体のゲート領域を有するトラ
ンジスタを複数形成した静電誘導形半導体装置において
、 ソース端子までの配線抵抗が高いトランジスタほど、ソ
ース領域の面積を小さくすると共にその数を増加させる
ようにした静電誘導形半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7362489A JPH02251177A (ja) | 1989-03-24 | 1989-03-24 | 静電誘導形半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7362489A JPH02251177A (ja) | 1989-03-24 | 1989-03-24 | 静電誘導形半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02251177A true JPH02251177A (ja) | 1990-10-08 |
Family
ID=13523657
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7362489A Pending JPH02251177A (ja) | 1989-03-24 | 1989-03-24 | 静電誘導形半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02251177A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014125584A1 (ja) * | 2013-02-13 | 2014-08-21 | トヨタ自動車株式会社 | 半導体装置 |
-
1989
- 1989-03-24 JP JP7362489A patent/JPH02251177A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014125584A1 (ja) * | 2013-02-13 | 2014-08-21 | トヨタ自動車株式会社 | 半導体装置 |
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