JPH0430435A - バイポーラ型静電誘導トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 一般に、バイポーラモードで動作する静電誘導トランジ
スタは、その飽和領域において、ゲート領域からドレイ
ン領域へ注入される不要なキャリアの影響で、本来ソー
ス領域からドレイン領域へ注入されるべきキャリアがこ
れとは逆方向にも流れてしまい、その結果、ドレイン電
流が減少するという問題が生じていた。本発明は、この
ような問題を解消するため、ゲート領域とドレイン領域
との隣接部分に絶縁膜を設けることで、ゲート領域から
ドレイン領域へ不要なキャリアが注入されるのを抑制す
るようにしたものである。

［産業上の利用分野］ 本発明は、バイポーラモードで動作するバイポーラ型静
電誘導トランジスタに係り、特にはその飽和領域での動
作特性を向上させるための改良に関する。

〔従　来　の　技　術〕

従来のバイポーラ型静電誘導トランジスタの断面構成を
、第２図に示す。

同図に示すように、ｎ′″型ドレイン領域１上にｎ−型
ドレイン領域２が形成され、その上の所定領域にはｐ−
型チャネル領域３が複数形成され、更に各ｐ−型チャネ
ル領域３の表面部にはｎ゛゛ソース領域４がそれぞれ形
成されている。また、複数のｐ゛型ゲートｔｔＭ域５が
、各ｐ−型チャネル領域３を取り囲んで隣接する領域に
、その表面がらｎ−型ドレイン領域２の内部まで達する
ように形成されている。

また、全面がシリコン酸化膜（Ｓ　ｉ　０２膜）等の酸
化膜６で覆われ、この酸化膜６に形成された各窓を介し
て、各ソース領域４上と各ゲート領域５上にはそれぞれ
ソース電極７とゲート電極８が形成されている。一方、
ｎ゛型トドレイン領域１裏面側の全面には、ドレイン電
極９が形成されている。そして、各ソース電極７は１つ
のソース端子Ｓに接続されると共に、各ゲート電極８は
１つのゲート端子Ｇに接続され、また、ドレイン電極９
はドレイン端子りに接続されている。

以上のような構成のバイポーラ型静電誘導トランジスタ
は、通常Ｇ−８間に何のバイアスも加えない時にオフ状
態となる、いわゆるノーマリオフタイプである。そして
、ソース端子Ｓ側がマイナスでドレイン端子り側がプラ
スとなるように８０間にバイアスを加えておき、Ｇ−３
間のｐｎ接合（Ｐ−型チャネル領域３とｎ゛゛ソース領
域４とで形成されるｐ−ｎ”接合）による電位障壁を、
Ｇ−８間に順バイアスとゼロバイアス（もしくは逆バイ
アス）を適宜印加して制御することにより、オン状態と
オフ状態に切り替えることができるようになっている。

〔発明が解決しようとする課Ｍ］ 上述したバイポーラ型静電誘導トランジスタでは、ドレ
イン電流ＩｎとＤ−３間電圧ｖｎｓとの関係が飽和特性
を示し、その活性領域と飽和領域におけるそれぞれの動
作が以下のように異なり、特に飽和領域における動作に
問題があった。

すなわち、活性領域においては、Ｄ−３間電圧ＶＤＳが
ＧＳｕ電圧ＶＧＳよりも高いことから、Ｇ−Ｓ間に順バ
イアス、Ｇ−Ｄ間に逆バイアスが加わった状態となり、
この場合、ゲート領域５からソース領域４前面のチャネ
ル領域３にホールＨＩが注入されてＧ−３間のｐ−ｎ”
接合の電位障壁が下がり、それに従って、ソース領域４
からドレイン領域１側へ電子Ｅ１が注入され、これがド
レイン電流■、となる。

これに対し、飽和領域で動作している時は、Ｄ−３間電
圧ＶＩＩＳがＣ−Ｓ間電圧ＶＧＳよりも低くなることか
ら、Ｇ−３間だけでなく、Ｇ−Ｄ間にも順バイアスが加
わった状態となる。そのため、第２図に示すように、ゲ
ーｈ　９Ｍ域５がらドレイン領域１側へ不要なホールＨ
２が注入され、このホールＨ２によりドレイン領域１か
ら逆に電子Ｅ２が注入されることになり、その結果、こ
の電子Ｅ２がソース領域４からドレイン領域１側へ注入
された電子電流を打ち消し、ドレイン電流■１が活性領
域よりも減少してしまうという問題が生じた。

このようなドレイン電流Ｉｎの減少は、飽和領域におけ
る電流増幅率の低下につながった。

本発明は、上記従来の問題点に鑑みてなされたものであ
り、その目的は、飽和領域におけるドレイン電流ｉ流の
減少を抑えて電流増幅率を向上させることのできるバイ
ポーラ型静電誘導トランジスタを捷供することにある。

〔課題を解決するための手段〕

本発明は、第１導電型のドレイン領域およびソース領域
と、該ドレイン領域およびソース領域間に設けられた第
２導電型のチャネル領域と、該チャネル領域及び前記ド
レイン領域にそれぞれ隣接する第２導電型のゲート領域
とを有するバイポーラ型静電誘導トランジスタにおいて
、前記ゲート領域と前記ドレイン領域との隣接部分であ
って、前記チャネル領域から前記ゲート領域へかけての
開口部付近を除いた部分に絶縁膜を設けたことを特徴と
するものである。

〔作　　　用〕

飽和領域においてゲート−ドレイン間に順バイアスが印
加されている場合であっても、上記のようにゲート領域
とドレイン領域との隣接部分（ただし、チャネル領域か
らゲー）　６１域へかけての開口部付近を除く）に絶縁
膜が存在するので、ゲート領域からドレイン領域へかけ
て不要なキャリア（例えば第２図ではホールＨ２）が注
入されるのが抑制される。その結果、ドレイン領域から
ソース領域側へ逆に注入されるキャリア（例えば第２図
では電子Ｅｚ）も少なくなり、従来のようなドレイン電
流の減少の問題が解消され、電流増幅率の向上が図られ
る。

〔実　　施　　例〕

以下、本発明の実施例について、図面を参照しながら説
明する。

第１図は、本発明の一実施例の断面構成図である。

同図に示すように、ｎ１型ドレイン領域１上にｎ−型ド
レイン領域２が形成され、その上の所定開城にはｐ−型
チャネル領域３が一定間隔で複数形成され、更に各ｐ−
型チャネル領域３０表面部にはｎ゛型ソース領域４がそ
れぞれ形成されている。また、複数のｐ゛型ゲート領域
５が、各ｐ型チャネル領域３を取り囲んで隣接する領域
に、その表面からｎ−型ドレイン領域２の内部まで達す
るように形成されている。

更に、各ｐ゛型ゲート領域５とｎ−型ドレイン領域２と
の隣接部分であって、ｐ−型チャネル領域３からｐ゛型
ゲート領域５へかけての開口部Ａの近辺を除いた部分に
、５ｉＯｚ膜等でできた絶縁膜１０が形成されている。

なお、外側の電極配線構造は、第２図と同様である。す
なわち、半導体領域の全面を覆った酸化膜６に形成され
た多窓を介して、各ソース領域４上と各ゲート領域５上
にはそれぞれソース電極７とゲート電極８が形成され、
一方、ドレイン領域１の裏面側の全面にはドレイン電極
９が形成されている。そして、表面の電極配線により、
各ソース電極７は１つのソース端子Ｓに接続されると共
に、各ゲート電極８は１つのゲート端子Ｇに接続され、
また、ドレイン電極９はドレイン端子りに接続されてい
る。

以上の構成からなる本実施例のバイポーラ型静電誘導ト
ランジスタも、第２図に示したトランジスタと同様なノ
ーマリオフタイプであり、ソース端子Ｓ側がマイナスで
ドレイン端子り側がプラスとなるようにＳ−Ｄ間にバイ
アスを加えておき、Ｇ−５間のｐ−ｎ”接合による電位
障壁を、６３間に順バイアスとゼロバイアス（もしくは
逆バイアス）を適宜印加して制御することにより、オン
状態とオフ状態に切り替えることができる。

そして、活性領域においては、第２図に示した従来のト
ランジスタと同様な動作を示す。すなわち、活性領域に
おいてはＤ−３間電圧ＶＯＳがＧＳ間電圧ＶＧＳよりも
高くなることから、Ｇ−３間に順バイアス、Ｇ−Ｄ間に
逆バイアスが加わった状態となり、この場合、ゲート領
域５からソース領域４前面のチャネル領域３にホールＨ
ｒが注入されてＧ−３間のｐ−ｎ”接合の電位障壁が下
がり、それに従って、ソース領域４からドレイン領域１
側へ電子Ｅｌが注入され、これがドレイン電流ＩＤとな
る。この場合には、Ｇ−Ｄ間が逆バイアスされており、
Ｇ−Ｄ間のＰ″ｎ−接合を横切る電流は無視できる程少
ない。

一方、飽和領域においては、Ｄ−３間電圧ｖｎｓがＧ−
８間電圧ｖｔｉｓよりも低くなることから、Ｇ−３間だ
けでなく、Ｇ−Ｄ間にも順バイアスが加わった状態とな
るため、上記活性領域での現象に、（、−Ｄ間のｐ”　
ｎ−接合を横切る電流による効果が加わる。

すなわち、前述したように、第２図に示した従来のトラ
ンジスタでは、ゲート領域５がらドレイン領域１側へ不
要なホールＨ２が注入され、このホールＨ２によりドレ
イン領域ｌがら逆に電子Ｅ２が注入されることになり、
その結果、この電子Ｅ２がソース領域４からドレイン領
域１側へ注入された電子電流を打ち消し、トレイン電流
■、が活性領域よりも減少してしまうという問題が生じ
ていた。

その点、本実施例では、上述したようにＧ−Ｄ間におけ
るｐ゛ゲーＨＩ域５ｎ−ドレイン領域２との隣接部分（
ただし、ｐ−型チャネル領域３からｐ゛型ゲート領域５
へかけての開口部Ａの近辺を除く）に絶縁膜１０を設け
であるので、不要なホールがゲート領域５からドレイン
領域ｌ側へ注入されにくくなり、その結果、ドレイン領
域ｌから逆に注入される電子も少なくなって、ドレイン
電流Ｉ。が活性領域よりも少なくなるといった問題を解
消することができる。なお、この際、ゲート領域５から
ドレイン領域１側へ不要なホールＨ３が注入されたとし
ても、このホールＨ３はチャネル領域３からゲート領域
５へかけての開口部Ａを通過することになるため、ソー
ス領域４からの電子Ｅ３の注入を誘発促進する効果が得
られ、ホールＨ３によってドレイン領域１から注入され
る電子Ｅ４を打ち消すことができる。

以上のことから、飽和領域における電流増幅率は従来の
ものと比較して一段と改善され、また、飽和電圧も改善
される。

なお、ゲート領域５とドレイン領域２との隣接部分に絶
縁膜１０を形成する方法としては、例えば以下のような
方法がある。

まず、ｎ゛型ドレイン領域工となるｎ゛゛半導体基板上
に、ｎ−型ドレイン領域２となるｎ−型エピタキシャル
層を成長させていき、その厚さが絶縁膜１０の形成領域
まで達したら、成長を一旦停止する。この状態で、エピ
タキシャル層の表面に部分的に絶縁膜ｌＯを形成する。

その後、エピタキシャル成長を再開し、所望の厚さのエ
ピタキシャル層を得る。この際、絶縁膜ｌＯ上には多結
晶層が成長し、絶縁膜１０は埋め込まれた状態となる。

その後は、イオン注入、ドライブイン等により多結晶層
中の絶縁膜１０に達する深さまで選択的にＰ型不純物を
導入することによりｐ゛゛ゲート領域５を形成する。こ
の際、Ｐ型不純物の横方向の拡散により多結晶層に隣接
するエピタキシャル層にまでｐ型頭域ができるようにす
る。これにより、ｐ゛゛ゲート６１域５とＰ−型チャネ
ル領域３、およびｐ゛型ゲー）　６ＭＭＢ２ｎ−型ドレ
イン領域２のｔｎ接合はエピタキシャル層内部に形成さ
れることになる。

以上の工程により、ゲート領域５とドレイン領域２との
隣接部分に絶縁膜１０を形成することができる。なお、
ｐ−型チャネル領域３やｎ°型ソース領域４も、ｐ゛゛
ゲート領域５と同様にして所定領域に所定深さまで不純
物を導入することにより、形成することができる。勿論
、以上の方法以外の方法を採用することも可能である。

なお、上記実施例では、ゲーＤＩ域が表面まで露出した
表面ゲート構造のものについて述べたが、本発明はこの
ような構造に限らず、例えばゲート領域を内部に埋設さ
せた埋め込みゲート構造のものにも適用可能である。

また、上記実施例では、複数のチャネル領域を備えたマ
ルチチャネル構造のものについて述べたが、チャネル領
域が単一のものに対しても、本発明を同様に適用するこ
とができる。

更に、ゲート領域とドレイン領域との隣接部分に形成す
る絶縁膜としては、５ｉ０２膜の他にも、トランジスタ
の特性に悪影響を与えず、しかも半導体層内部に形成可
能なものであれば、各種のものを採用可能である。

また、上記実施例における各半導体領域の導電型を全て
逆転させた構造のものであってもよく、この場合でも上
記実施例と同様な効果を得ることができる。

〔発明の効果］ 本発明によれば、ゲート領域とドレイン領域との隣接部
分に絶縁膜を設けたことにより、飽和領域においてゲー
ト領域からドレイン領域へかけて不要なキャリアが注入
されるのを抑制して、従来のようなドレイン電流の減少
の問題を解消することができる。その結果、飽和領域に
おける電流増幅率の向上を実現することができる。

【図面の簡単な説明】

第１図は本発明のバイポーラ型静電誘導トランジスタの
一実施例の断面構成図、 第２図は従来のバイポーラ型静電誘導トランジスタの断
面構成図である。 １・・　・ｎ゛型トドレイン領域 ２・・　・ｎ−型ドレイン領域、 ３・・・ｐ−型チャネル領域、 ４・・・ｎ゛゛ソース領域、 ５・・・ｐ゛゛ゲート領域、 １０・・・絶縁膜。

Claims (1)

1. 【特許請求の範囲】 　第１導電型のドレイン領域およびソース領域と、該ド
   レイン領域およびソース領域間に設けられた第２導電型
   のチャネル領域と、該チャネル領域及び前記ドレイン領
   域にそれぞれ隣接する第２導電型のゲート領域とを有す
   るバイポーラ型静電誘導トランジスタにおいて、 前記ゲート領域と前記ドレイン領域との隣接部分であっ
   て、前記チャネル領域から前記ゲート領域へかけての開
   口部付近を除いた部分に絶縁膜を設けたことを特徴とす
   るバイポーラ型静電誘導トランジスタ。