JPH02250137A

JPH02250137A - メモリ制御装置

Info

Publication number: JPH02250137A
Application number: JP1007634A
Authority: JP
Inventors: Naohiro Shibata; 直宏柴田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-01-18
Filing date: 1989-01-18
Publication date: 1990-10-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ｃ概　要〕バースト転送機能を有するマイクロプロセッサ＜ＭＰＵ
）と主記憶部との間のデータ転送を制御するメモリ制御
装置に関し、従来のバースト転送機能をもたないメモリ制御装置の基
本構成を変更することなく、バースト転送によるメモリ
ライ１−を可能にして、メモリライト及びシステムの処
理効率の向上を目的とし、バースト転送機能を備えたＭ
ＰＵと主記憶部と■ の間のデータ転送を制御するメモリ制御装置において、
メモリストア時のアドレス及びデータとともにバースト
転送フラグが格納されるストアバッファと、バースト転
送時にデータ及びアドレスとともにバースト転送フラグ
をストアバッファに格納する手段と、ストアバッファの
バースト転送フラグがバースト転送を指示するとき、主
記憶部にアクセスしてストアバッファに格納されている
データをバースト転送する手段を設けるように構成する
。

〔産業上の利用分野〕

本発明は、バースト転送機能を備えたマイクロプロセッ
サと主記憶部との間のバースト転送を含むデータ転送を
制御するメモリ制御装置に関する。

〔従来の技術〕

近年のマイクロプロセッサの高性能化は著しく、特に内
部処理は、半導体技術の進歩による高速化、高集積化に
より処理能力が飛躍的に向上するようになってきた。例
えば、３２ビットマイクロブ１１セッサにおいては、そ
のＭ　Ｉ　Ｐ　Ｓ　（Ｍｉｌｌｉｏｎ−ｉｎｓｔｒｕｃ
ｔｉｏｎｓ　ｐｅｒ　５ｅｃｏｎｄ　）値に関しては汎
用コンピュータに匹敵するまでになった。

また処理能力の飛躍的な向上に伴い、メモリアクセスも
高速化されるようになってきた。ごのため主記憶とプロ
セツサの間のアクセス速度にギヤツブを生じるようにな
り、これを埋めるために、バッファが設けられるように
なった。

例えば、メモリライトの場合は、転送されるアドレスと
データをバッファにラッチし、このランチされたアドレ
ス及びデータを取り出して主記憶部への書込みを行うが
、その際書込め完了を待たずに応答を返すいわゆる突き
放しライトにより、ライト処理の高速化を図っている。

また、データ転送を高速に行う場合は、バースト転送が
有効であるため、従来のマイクロプロセッサではメモリ
からのリード時にバースト転送を行ってメモリのリード
処理を高速化（特に命令フェッチの高速化がねらい）し
ているものがあった。

しかし、ライト時は１度にデータを連続的に高速転送す
る必要がないことからバースト転送を行う構成をもって
いるものはなかった。

しかしながら、最近の３２ビツトマイクロプロセツサの
中には内部にコピーバック機能をもった物理キャッシュ
をもち、コピーバンク時（ライト時）１度にデータを連
続的に高速転送できるバースト転送で行うものが現われ
始めたが、従来の処理システム構成はマイクロプロセッ
サやメモリハス以外の構成ではバースト転送によるメモ
リライトができない構成になっていることから、バース
ト転送によるメモリライト機能をもったマイクロプロセ
ッサよりバースト転送によるメモリライト要求が出され
ても、それを拒否する構成になっていた。

第４図は、このように、それ自体にバースト転送による
メモリライトが可能な性能があるマイクロプロセッサを
用いた従来のメモリライト制御方式の構成をブロック図
で示したものである。

第４図において、３０はメモリ制御部であり、マイクロ
プロセッサ（ＭＰＵ）４１からメモリハス４３経由で主
記憶部４２に対して行われるメモリアクセスを制御する
。ここで、ＭＰＵ４１はバースト転送機能を有している
が、メモリ制御装置３０は、バースト転送によるメモリ
ライト機能を有していない。なお、図中のメモリ制御装
置３０には、メモリライトに関係する構成部分だけが示
されている。

メモリ制御装置３０において、３１はスＩ・アバソファ
であり、ストアバッファアドレス部（ＳＢＵＦＡＤ部）
３１１及びストアバッファデータ部（ＳＢＵＦＤＴ部）
３１２を備えている。５ＢＵＦＡＤ部３１１には、メモ
リストア時のデータのアドレスが保持される。５ＢＵＦ
ＤＴ部３１２には、メモリストア時のデータが保持され
る。

３２はＭＰＵインタフェース部（ＭＰＵＩＦ部）であり
、ＭＰＵ４１からのメモリアクセスを認識し、メモリ制
御装置３０の各部に対して指示を与え、またＭＰＵ４１
に対して応答信号を返す。

３３はストアバッファ制御部（ＳＢＵＦ制御部）であり
、ストアバッファ３１の制御を行うとともに、ストアバ
ッファ３１の状態を各部に通知する。

３４はメモリインタフェース部（ＭＥＭＩＦ部）であり
、主記憶部４２へのアクセス制御を行うため、メモリ制
御装置３０の各部に対して指示を与える。

３５はマルチプレクサ（ＭＰＸ）であり、５ＢＵＦＡＤ
部３１１及び５ＢＵＦＤＴ部３１２から取り出されたア
ドレス及びデータの選択を行う。

４４はＭＰ［Ｊ２１から５ＢＵＦＡＤ部３１１にアドレ
スを転送するアドレスバス（ＡＤハス）、４５はＭＰＵ
４１と５ＢＵＦＤＴ部３１２間のデータを転送するデー
タバス（ＤＴハス）である。

４６はＭＰＸ３５で選択されたアドレス及びデータを共
通バス４３に転送するマルチプレックスバス（ＳＡＤＩ
バス）、４７は共通バス４３及び主記憶部４２間のアド
レス及びデータの転送を行うマルチプレックスバス（Ｓ
　Ａ　Ｄ２ハス）である。

次に、第４図の処理システムのメモリライト制御動作を
、第５図の動作タイムチャートを参照して説明する。第
５図は、ＭＰＵ４１からバースト転送によるライト要求
があったときの動作を示すタイムチャートである。なお
、転送されるデータは４個のデータＤ　Ｔ　＋〜ＤＴ、
であり、そのアドレスはＡＤ、〜Ａ　Ｄ　ａであるとす
る。また、第５図（ａ）のクロックは、システムの動作
タイミングを規制するシステムクロックである。

■　ＭＰＵ４１は、ＡＤハス４４にアドレスＡＤ１を出
力する（第５図（ｂ））。それとともに、ＭＰＵＩＦ部
３２に送るリード信号（ＲＤ倍信号をネゲートし、アド
レスストローブ信号（＊ＡＳ信号）とバースト転送要求
信号０１’ＢＵＲ３Ｔ信号）をアサートする（第５図（
ｃ）、　（ｆｌ、　（ｇｌ、なお、「＊」は反転符号で
、他の信号についても同様である）。

これにより、ＭＰＵＩＦ部３２にはバースト転送による
メモリライトが指示される。

■　次いでＭＰＵ４１は、ＤＴババス５に最初のデータ
ＤＴ、を出力し、メモリ制御装置３０からの応答信号Ｃ
＊ＡＣＫ信号）のアサートを待つ（第５図（ｄ））。

■　ＭＰＵＩＦ部３２は、ＭＰＵ４１がらのＲＤ倍信号
よび＊ＢＵＲ３Ｔ信号によりメモリライトを認識すると
、５ＢＵＦ制御部３３が発行するバッファフル信号（＊
ＢＦＦＵＬＬ（８号）によりストアバッファ３１がフル
でないことを確認して、ＭＰＵ４１に返す＊ＡＣＫ信号
をアサートする（第５図（ｅ））。

５ＢＵＦ制御部３３は、ストアバッファ３１を参照し、
フルでないときは＊ＢＦＦＵＬＬ信号をネゲートし、フ
ルのときはアサートする。

もし＊ＢＦＦＵＬＬ信号がアサートされたときは、ＭＰ
ＵＩＦ部２２１は＊ＢＦＦＵＬＬ信号がネゲートされる
まで、ＭＰＵ２１に返す＊ＡＣＫ信号をアサートしない
。したがって、＊ＡＣＫ信号がアサートされるまでの間
、ＭＰＵ４１はウェイト状態になる。

■　ＭＰＵＩＦ部３２は、ＭＰＵ４１にアサートされた
＊ＡＣＫ信号を返すとともに、ラッチイン信号（ＬＴ−
ＩＮ信号）を５ＢＵＦ制御部３３に送る。５ＢＵＦ制御
部３３はこのＬＴＩＮ信号を受けると、ＡＤハス４４及
びＤＴババス５上のアドレスＡＤ、及びデータＤＴ、を
、対応する５ＢＵＦＡＤ部３１１及び５ＢＵＦＤＴ部３
１２にそれぞれランチする（第５図（ｂ）、　（ｄ）、
　（ｋｌ）。

■　メモリ制御装置３０は、バースト転送によるメモリ
ライト制御機能を有していない。しかし、ＭＰＵ４１か
らは’ｋＢＵＲ３Ｔ信号がアサートされているので、Ｍ
ＰＵＩＦ部３２はこれを拒否するために、バースト転送
拒否信号（＊ＢＵＲ３ＴＩＮＨ信号）を＊ＡＣＫ信号と
同じタイミングでアサートする（第５図（ｈ））。

■　ＭＰＵ４１は、＊ＡＣＫ信号のアサートを認識する
と、＊ＢＵＲ３Ｔ−ＩＮＨ信号をチエツクする。＊ＢＵ
Ｒ３Ｔ−ＩＮＨ信号がアサートしていたならば、バース
ト転送を中止してシングル転送に切り替えるために、ア
サートされていた＊ＢＵＲ３Ｔ信号をネゲートにする（
第５図（ｆ））。

■　次いで、ＭＰＵ４１は、ＡＤババス４に次のアドレ
スＡ　Ｄ　ｚを出力し、ＤＴババス５には次のデータＤ
Ｔ、を出力する。同様に、アドレス及びデータＡＤ３及
びＤ　７３更にＡ　Ｄ　４及びＤＴ４を順番に出力する
（第５図（ｂｌ、　（ｄｌ）。

■　一方、ストアバッファ３１にアドレスＡＤ。

及びデータＤＴ、がラッチされると、５ＢＵＦ制御部３
３は、ストアバッファ３１がビジーであることを示すバ
ッツァビジー信号（＊ＢＵＦＦ−ＢＵＳＹ信号）をアサ
ートしてＭＰ、ＭＩＦ部３４に送る（第５図（１））。

この＊ＢＵＦＦ−ＢＵＳＹ信号は、ストアバッファ３１
にアドレス及びデータがあるときにアサートされる。

■　ＭＥＭＩ　Ｆ部３４は、ＢＵＦＦ−ＢＵＳＹ信号が
アサートされると、５ＢＵＦ制御部３３にラッチアウト
信号（ＬＴ−ＯＵＴ信号）を送出する（第５図（ｐ））
。

［相］　このＬ　Ｔ　−ＯＵ　Ｔ信号を受けると、５Ｂ
ＵＦ制御部３３は、５ＢＵＦＡＤ部３１１よりＡＤ。

を取り出し、５ＢＵＦＤＴ部３１２よりＤＴ、を取り出
してＭＰＸ３５に送る。

Ｑ　　ＭＥＭＩＦ部３４は、ＭＰＸ３５より最初のアド
レスＡＤ、を選択してＳ　Ａ　Ｄ　＋　バス４６上に出
力し、共通ハス４３及びＳ　Ａ　Ｄ　２バス４７を経由
して主記憶部４２に送る。それとともに、メモリライト
開始を指示するスタート信号（ＳＴＡＲＴ信号）をアサ
ートして主起ｔＩ部４２に送る（第５図ｆｏｌ、　（ｍ
ｌ）。

＠　主記憶部４２は、この５ＴＡＲＴ信号を受けると、
応答信号である５−ＡＣＫ信号を返してデータの受信準
備をする（第５図（ｍｌ、　（ｎ））。

Ｑ　　ＭＥＭＩＦ部３４は、この５−ＡＣＫ信号を認識
すると、ＭＰＸ３５に出力中のデータＤＴを選択してＳ
ＡＤ、バス４６に出力し、共通バス４３及びＳ　Ａ　Ｄ
　２バス４７を経由して主起ｔＩ部４２に送る（第５図
＋ｎｌ、　＋０１）。

主記憶部４２は、Ｓ　Ａ　Ｄ　２ハス４７より入力され
たアドレスＡ　Ｄ　＋　の指示するアドレス領域にデー
タＤＴ、をライトする。

■　データＤＴ＋　のライトが終了すると、ＭＥＭＩＦ
部３４はＬＴ−ＯＵＴ信号をアサートし、ＳＢ　Ｕ　Ｆ
　＄ｌＪ御部３３にストアバッファ３１より次のアドレ
スＡＤＺ及びデータＤＴ２を取り出させて主記憶部４２
に送り、アドレスＡＤ２の指示するアドレス領域にデー
タＤＴ２をライトさせる。

以下同様にして、アドレス及びデータＡＤＤ。

ＤＴ３及びＡＤ４　、ＤＴ４をストアバッファ３１より
取り出し、そのアドレスＡＤａ及びＡＤ、の指示するア
ドレス領域にデータＤＴ、及びＤＴ。

をそれぞれライトさせる（第５図（ｎ）〜（ｐ））。こ
のように、ＭＥＭＩ　Ｆ部３４は、ＢＵＦＦ−ＢＵＳＹ
信号がアサートされている間、主記憶部４２に対するラ
イト制御を行い、これによりストアバッファ３１の全デ
ータがシングル転送により主記憶部４２にライトされる
。

せていた。

このため、シングル転送の転送能力はバースト転送に比
べて劣ることから、バースト転送能力をもったＭＰＵの
性能が充分に生かされず、メモリライト制御の高速化や
システムの性能向上が妨げられるという問題があった。

本発明は、従来のメモリライト制御方式の基本構成を変
更することなく、バースト転送機能を有するＭＰＵを用
いてバースト転送によるメモリライトを可能にし、シス
テムの処理効率を向上させるようにしたメモリ制御装置
を提供することを目的とする。

〔発明が解決しようとする課題〕

従来のバースト転送制御機能をもたないメモリ制御装置
によるメモリライト制御方式においては、ＭＰＵからの
バースト転送によるライト要求があっても、それに対し
て応答できないため、前述のようにＭＰＵからのバース
ト転送要求を拒否し、バースト転送をシングル転送に切
り替えて転送さ〔課題を解決するための手段〕前述の課題を解決するために本発明の採用した手段を、
第１図を参照して説明する。第１図は、本発明の基本構
成をブロック図で示したものである。

第１図において、１０はメモリ制御装置であり、マイク
ロプロセッサ（ＭＰＵ）２１から主記憶部２２に対して
行われるメモリアクセスを制御する。

メモリ制御装置１０において、１１はストアバッファで
あり、ストアバッファアドレス部（ＳＢＵＦＡＤ部）１
１１．ストアバッファデータ部（ＳＢＵＦＤＴ部）１１
２及びバースト転送フラグ部（ＢＦ部）１１３を備えて
いる。

５ＢＵＦＡＤ部１１１には、メモリストア時のデータの
アドレスが保持される。５ＢＵＦＤＴ部１１２には、メ
モリストア時のデータが保持される。ＢＦ部１１３には
、メモリライトがバースト転送によるか否かを指示する
バースト転送フラグ（Ｂ　Ｆ）が保持される。

１２はＭＰＵインタフェース手段（ＭＰＵＩＦ手段）で
、ＭＰＵ２１と応答し、ＭＰＵ２１からバースト転送に
よるライト要求を受けたときは、５ＢＵＦＤＴ部１１２
及び５ＢＵＦＡＤ部１１１にバースト転送を行うデータ
及びアドレスを格納するとともに、ＢＦ部１１３にバー
スト転送フラグＢＦを格納する。

１３はメモリインタフェース手段（ＭＥＭＩＦ手段）で
あり、ストアバッファ１１のＢＦ部１１３に格納された
バースト転送フラグＢＦがバースト転送を指示している
ときは、主記憶部２２にアクセスしてストアバッファ１
１のデータをバースト転送によりメモリライトする。

なお、第１図のメモリ制御装置１０には、メモリライト
に関係する構成だけが示されている。

〔作　用〕

ＭＰＵ２１は、バースト転送によるメモリライトを行う
ときは、バースト転送要求をメモリ制御装置１０に発行
する。

メモリ制御装置１０のＭＰＵＩＦ手段１２は、ＭＰＵ２
１からバースト転送要求を受けたときは、ストアバッフ
ァ１１の５ＢＵＦＡＤ部１１１にバースト転送データの
アドレス（ＡＤ）を格納し、５ＢＵＦＤＴ部１１２にバ
ースト転送データ（ＤＴ、〜Ｄ　Ｔ　４とする）を格納
する。それとともに、ストアバッファ１１のＢＦ部１１
３にバースト転送フラググＢＦをセントする。

ＭＥＭＩ　Ｆ手段１３は、ストアバッファ１１のＢＦ部
１１３に格納されているバースト転送フラグＢＦがバー
スト転送を指示するときは、主記憶部２２にアクセスし
、ストアバッファ１１の５ＢＵＦＡＤ部１１１のアドレ
スに従って、５ＢＵＦＤＴ部１１２に格納されているデ
ータ群（ＤＴ。

〜Ｄ４）をバースト転送により主記憶部２２にライトす
る。

以上のように、ストアバッファ１１にＢＦ部１１３を設
けて、ストアバッファ１１に格納されたデータがバース
ト転送されるものであることを指示するようにしたので
、主記憶部２２に対するライト制御を行うＭＥＭＩ　Ｆ
部１３は、このバースト転送フラグＢＦによりバースト
転送によるライトであることが認識して、バースト転送
によるメモリライトを行うことができる。

これにより、バースト転送のもつ高速性を生かしてメモ
リライトを行うことが可能となり、システムの処理性能
を向上させることができる。また、バーストフラグに関
連する構成を付加するだけであるので、従来のメモリ制
御装置の基本構成を変更することなく、バースト転送に
よるメモリライトを行うことができる。

〔実施例〕

本発明の実施例を、第２図及び第３図を参照して説明す
る。第２図は本発明の一実施例の構成の説明図、第３図
は同実施例の動作タイミングチャートである。

（Ａ）実施例の構成第２図において、メモリ制御装置１０．ストアバッファ
１１．ストアバッファアドレス部（ＳＢＵＦＡＤ部）１
１１．ストアバッファデータ部（ＳＢＵＦＤＴ部）１１
２．バーストフラグ部（ＢＦ部）１１３．ＭＰＵインタ
フェース手段（ＭＰＵＩＦ手段）１２．メモリインタフ
ェース手段（ＭＥＭＩ　Ｆ手段）１３．マイクロプロセ
ツサ（ＭＰＵ）２１．主記憶部２２については、第１図
で説明したとおりである。

ＭＰＵＩＦ手段１２において、１２１はＭＰＵインタフ
ェース部（ＭＰＵＩＦ部）であり、ＭＰＵ２１からのメ
モリアクセスを認識し、メモリ制御装置１０の各部に対
して指示を与え、またＭＰＵ　２．１に対して応答信号
を返す。バースト転送によるメモリライト時は、ストア
バッファ１１のＢＦ部１１１にバースト転送フラグＢＦ
をセットする。

１４はストアバッファ制御部（ＳＢＵＦ制御部）であり
、ＭＰＵＩＦ手段１２及びＭＥＭＩＦ手段１３の一部と
して機能する。ＭＰＵＩＦ手段１２の一部として、スト
１バツフア１１にバースト転送データ及びアドレスを格
納する制御、ＢＦ部１１３にバースト転送フラグＢＦを
セントする制御、ストアバッファ１１の状態をＭＰＵＩ
Ｆ部１２１に通知する制御等を行う。

ＭＥＭＩ　Ｆ手段１３において、１３１はＭＰ、Ｍイン
タフェース部（ＭＥＭＩＦ部）であり、主記憶部２２へ
のアクセス制御を行うため、メモリ制御装置１０の各部
に対して指示を与える。ストアバッファ１１のＢＦ部１
１３にバーストフラグＢＦがセントされたときは、バー
スト転送によるメモリライト制御を行う。

５ＢＵＦ制御部１４は、ＭＥＭＴ　Ｆ手段１３の一部と
して機能するが、その場合は、ストアバッファ１１に格
納されているアドレス及びデータの取り出し及びストア
バッファ１１の状態をＭＥＭＩＦ部１３１に通知する制
御等を行う。

１５はマルチプレクサ（ＭＰＸ＞であり、５ＢＵＦＡＤ
部１１１及び５ＢＵＦＤＴ部１１２がら取り出されたア
ドレス及びデータの選択を行う。

２３は共通バスであり、メモリ制御装置１０と主記憶部
２２間のデータ及び各種制御信号を転送する。

２４はアドレスバス（ＡＤハス）であり、ＭＰＵ２１か
ら５ＢＵＦＡＤ部１１１にライトデータのアドレスを転
送する。２５はデータバス（ＤＴハス）であり、ＭＰＵ
２１と５ＢＵＦＤＴ部１１２間のデータを転送する。２
６はマルチプレツクバス（Ｓ　Ａ　Ｄ　＋バス）であり
、ＭＰＸ１５で選択されたアドレス及びデータを共通バ
ス２３に転送する。２７もマルチプレツクバス（ＳＡＤ
２バス）であり、共通ハス２３及び主記憶部２２間のア
ドレス及びデータの転送を行う。

以上の各構成から分るように、本発明の実施例の構成は
、第４図に示した従来のメモリ制御装置３０のストアバ
ッファ３１にＢＦ部を設け、それに関連する制御を付加
した構成になっており、その構成の変更は僅かである。

（Ｂ）実施例の動作第２図の実施例の動作を、第３図の動作タイムチャート
を参照して説明する。第３図は、ＭＰＵ２１からバース
ト転送によるライト要求があったときのライト動作を示
すタイムチャートである。

なお、バースト転送されるデータはＤＴ、−ＤＴ４であ
り、その先頭アドレスはＡＤであるとする。

また、第３図ｔａ＋のクロックは、システムの動作タイ
ミングを規制するシステムクロックである。

■　ＭＰＵ２１は、ＡＤババス４にアドレスＡＤを出力
する（第３図（ｂ））。それとともに、ＭＰＵＩＦ部１
２１に送るリード信号（ＲＤ倍信号をネゲートし、アド
レスストローブ信号（＊ＡＳ信号）とバースト転送要求
信号（＊１３ＵＲ３Ｔ信号）をアサートする（第３図（
ｃｌ、　（ｆＬ　（ｇ））。これにより、ＭＰＵＩＦ部
１２１には、バースト転送によるメモリライトが指示さ
れる。

■　次いでＭＰＵ２１は、ＤＴパス２５に最初の転送デ
ータＤＴ、を出力し、メモリ制御装置１０からの応答信
号（＊ＡＣＫ信号）のアサートを待つ（第３図（ｄ））
。

■　ＭＰＵＩＦ部１２１は、ＭＰＵ２１からのＲＤ倍信
号び＊ＢＵＲ３Ｔ信号によりメモリライトを認識すると
、Ｓ　Ｂ　Ｕ　Ｆ　１ｉｌＪ御部１４が発行するバッフ
ァフル信号（＊ＢＦＦＵＬＬ信号）によりストアバッフ
ァ１１がフルでないことを確認して、ＭＰＵ２１に返す
＊ＡＣＫ信号をアサートする（第３図ｔｅａ、　＋１１
）　。Ｓ　Ｂ　Ｕ　Ｆ制御部１４は、ストアバッファ１
１を参照し、フルでないときは＊ＢＦＦＵＬＬ信号をネ
ゲートし、フルのときはアザ−トする。

もしＢＦＦＵＬＬ信号がアサートされたときは、ＭＰ、
ＵＩＦ部１２１は＊ＢＦＦＵＬＬ信号がネゲートされる
まで、ＭＰＵ２１に返す＊ＡＣＫ信号をアサートしない
。したがって、＊ＡＣＫ信号がアサートされるまでの間
、ＭＰＵ２１は待ち状態になる。

■　ＭＰＵＩＦ部１２１は、ＭＰＵ２１にアサートされ
た＊ＡＣＫ信号を返すとともに、ラッチイン信号（ＬＴ
−ＩＮ信号）を５ＢＵＦ制御部１４に送る。５ＢＵＦ制
御部１４はこのＬＴ−ＩＮ信号を受けると、ＡＤハス２
４及びＤＴババス５上のアドレスＡＤ及びデータＤＴ＋
を、対応する５ＢＵＦＡＤ部１１１及び５ＢＵＦＤＴ部
１１２にそれぞれラッチする（第３図（ｂｌ、　ｆｄＬ
　ｆｌｌ）。

■　５ＢＵＦ制御部１４は、ストアバッファ１１を参照
し、バースト転送されるデータを格納することが可能な
ときは、バースト転送許可信号（ＢＵＲ３Ｔ−ＯＫ倍信
号をアサートする（第３図（ｊ））。

■　ＭＰＵＩＦ部１２１は、ＢＵＲ３Ｔ−ＯＫ倍信号ア
サートされているか否かを判定し、ＢＵＲ３Ｔ−ＯＫ倍
信号アサートされているならば、ＢＦ部１１３にバース
ト転送フラグＢＦをセットするためのバースト転送フラ
グセント信号（Ｂ−３ＥＴ信号）アサートする（第３図
（ｋ））。

■　５ＢＵＦ制御部１２４は、Ｂ−３ＥＴ信号がアサー
トされているときは、ＬＴ−ＩＮ信号でアドレスＡＤ及
びデータＤＴＩをランチするタイミングで、ＢＦ部１１
３にバースト転送フラグＢＦをセットする（第３図ｆｂ
ｌ、　（ｄ）、　ｆｋｌ、　（１））。ＢＦ上セット後
１３−３ＥＴ信号はＭＰＵＴＦ部１２１部上２１ゲート
される。

また、＊ＡＣＫ信号をアサートすると同じタイミングで
、バースト転送拒否信号（＊ＢＵＲ３ＴＩＮＨ信号）を
ネゲートして、バースト転送拒否を解除する（第３図（
ｅ）、　（ｈ）、）。

■　ＭＰＵ２１は、＊ＢＵＲ３Ｔ−ＩＮＨ信号がネゲー
トされているときはバースＩ・転送が許可されたものと
見なし、アドレスをＡＤに固定したままデータをＤＴｚ
　、ＤＴ３．ＤＴ４に連続して切り替えて、ＤＴハス２
５上に順番に出力する（第３図ｆｂ）、　（ｄ））。

■　ＭＰＵＩＦ部１２１は、ＬＴ−ＩＮ信号をデータの
切替えタイミングに合せて５ＢＵＦ制御部１４に送る。

５ＢＵＦ制御部１４は、このＬＴＩＮ信号によりＤＴバ
バス５上に出力されたデータＤＴ２．ＤＴ３及びＤＴ、
を５ＢＵＦＤＴ部１１２にＦＩＦＯ形式でランチする（
第３図ｆｄ１．　＋１１）。

［相］　５ＢＵＦ制御部１４は、データＤＴ、をラッチ
したタイミングでＢＵＲ３Ｔ−ＯＫ倍信号ネゲートにす
る。

■　ストアバッファ１１にアドレスＡＤ及びデータＤＴ
、がラッチされると、５ＢＵＦ制御部１４は、ストアバ
ッファ１１がビジーであることを示すバッファビジー信
号（ＢＵＦＦ−ＢＵＳＹ信号）をアサートしてＭＥＭＩ
　Ｆ部１３１に送る（第３図（ｍｌ）、このＢＵＦＦ−
ＢＵＳＹ信号は、ストアバッファ１１内にアドレス及び
データがあるときにアサートされる。

ｅ　　ＭＥＭＩＦ部１３１は、ＢＵＦＦ−ＢＵＳＹ信号
がアサートされると、５ＢＵＦ制御部１４にランチアウ
ト信号（ＬＴ−ＯＵＴ信号）を送出する（第３図（ｒ）
）。

■　このＬＴ−ＯＵＴ信号を受けると、Ｓ　Ｂ　Ｕ　Ｆ
制御部１４は、５ＢＵＦＡＤ部１１１よりアドレスＡＤ
を取り出し、５ＢＵＦＤＴ部１１２より最初のデータＤ
Ｔ、を取り出してＭＰＸ１５に送る。

その際、ＢＦ部１１３からバースト転送フラグＢＦをバ
ースト転送出力信号（Ｂ−ＯＵＴ信号）として出力し、
ＭＥＭＩ　Ｆ部１３１に送る（第３図（Ｏ））。

■　ＭＥＭＩ　Ｆ部１３１は、ＭＰＸ１５によりアドレ
スＡＤを選択してＳ　Ａ　Ｄ　Ｉ　ハス２６上に出力し
、共通バス２３及びＳ　Ａ　Ｄ　２バス２７を経由して
主記憶部２２に送る。それとともに、メモリライト開始
を指示するスタート信号（ＳＴＡＲＴ信号）をアサート
して主記憶部２２に送る（第３図ｆｏｌ、　（ｑ））。

［相］　ＭＥＭＩ　Ｆ部１３１は、Ｂ−ＯＵＴ信号がア
サートしていたならば、主記憶部２２に対してＳＡＤ、
バス２６及び５ＡＤ２バス２７にバースト転送を行う旨
の制御信号をアサートする。この制御信号は、アドレス
ＡＤとともに主記憶部２２に送られる（第３図（ｑ））
。

［相］　主記憶部２２は、アドレスＡＤ及びバースト転
送を指示する制御信号を受けると、応答信号である５−
ＡＣＫ信号をＭＥＭＩＦ部１３１に返して、受信準備を
する（第３図（ｐ））。

ｅ　　ＭＥＭＩＦ部１３１は、５−ＡＣＫ信号を認識す
るとＭＰＸ１５に出力中のデータＤＴ、を選択し５ＡＤ
Ｉパス２６に出力し、共通バス２３及びＳ　Ａ　Ｄ　２
バス２７を経由して主記憶部２２に送る（第３図ｆｐ）
　、　（Ｑｌ　）。データＤＴ、の出力が終了すると、
ランチアウト信号（ＬＴ−ＯＵＴ信号）を５ＢＵＦ制御
部１４に送る。その際、ＬＴ−ＯＵＴ信号を切り替えて
バースト転送を実行する。

５ＢＵＦ制御部１４は、Ｌ、Ｔ−ＯＵＴ信号の切り替え
られる毎に５ＥＵＦＤＴ部１１２よりＤＴ、。

ＤＴ３及びＤ　Ｔ　ａをＦＩＦＯ形式で順番に取り出し
、主記憶部２２にバースト転送する（第３図（ｑ）。

（ｒ））。

［相］　５ＢＵＦＤＴ部１１２にあるパースト転送用デ
ータ（ＤＴ、〜ＤＴ４）がすべて転送されると、ストア
バッファ１１はフルでなくなるので、５ＢＵＦ制御部１
４は、Ｂ　Ｕ　Ｆ　Ｆ　−Ｂ　ｔＪ　Ｓ　Ｙ信号をネゲ
ートする（第３図（ｍ））。

［相］　ＭＥＭＩＦ部１３１は、ＢＵＦＦ−ＢＵＳＹ信
号がネゲートされると、ＬＴ−ＯＵＴ信号を５ＢＵＦ制
御部１４に送るのを停止し、バースト転送を終了する。

以上、バースト転送データがＤＴ、−ＤＴ、の４個の場
合について説明したが、これ以外の個数のデータのバー
スト転送も同様にして行うことができる。

また、シングル転送の場合は、バースト転送フラグＢＦ
がＢＦ部１１３にセントされないので、第５図で説明し
た同様にしてシングル転送が行われる。

〔発明の効果〕

以上説明したように、本発明によれば次の諸効果が得ら
れる。

（１１以上のようにストアバッファ１１にバーストフラ
グ（Ｂ　Ｆ）部１１３を設けて、ストアバッファ１１に
格納されたデータがバースト転送されるものであること
を指示するようにしたので、主記憶部２２に対するライ
ト制御を行うＭＥＭＩＦ部１３は、このバーストフラグ
ＢＦよりバースト転送によるライトであることを認識し
て、バースト転送によるライトを行うことができる。

（２）前記（１）により、バースト転送のもつ高速性を
生かしてメモリライトを行うことが可能となり、システ
ムの処理性能を向上させることができる。

（３）バーストフラグに関連する構成を付加するだけで
あるので、従来のメモリ制御装置の基本構成を変更する
ことなく、バースト転送によるメモリライトを行うこと
ができる。

【図面の簡単な説明】

第１図は、本発明の基本構成の説明図、第２図は、本発
明の一実施例の構成の説明図、第３図は、同実施例の動
作タイミングチャート、第４図は、従来のメモリライト
制御方式の説明図、第５図は、従来のメモリライト制御
方式の動作タイミングチャートである。第１図及び第２図において、１０・・・メモリ制御装置、１１・・・ストアバッファ
、１１１・・・ストアバッファアドレス部（ＳＢＵＦＡ
Ｄ部）、１１２・・・ストアバッファデータ部（ＳＢＵ
ＤＴ部）、１１３・・・バースト転送フラグ部（ＢＦ部
）、１２・・・ＭＰＵインタフェース手段（ＭＰＵＩＦ
手段）、１２１・・・ＭＰＵインタフェース部（ＭＰＵ
Ｉ　Ｆ部）　、１３・・・メモリインタフェース手段（
ＭＥＭＩＦ手段）、１３１・・・メモリインタフニーｘ
部（ＭＥＭＩ　Ｆ部）　、１４・・・ストアバッファ制
御（ＳＢＵＦ制御部）、２１・・・マイクロプロセッサ
（ＭＰＵ）　、２２・・・主記憶部。

Claims

【特許請求の範囲】バースト転送機能を備えたマイクロプロセッサ（２１）
と主記憶部（２２）との間のデータ転送を制御するメモ
リ制御装置（１０）において、（ａ）メモリストア時の
データのアドレスが保持されるストアバッファアドレス
部（１１１）、メモリストア時のデータが格納されるス
トアバッファデータ部（１１２）、メモリライトがバー
スト転送によるか否かを示すバースト転送フラグ（ＢＦ
）が格納されるバースト転送フラグ部（１１３）を備え
たストアバッファ（１１）と、（ｂ）マイクロプロセッ
サ（２１）と応答し、バースト転送によるライト要求を
受けたときは、ストアバッファデータ部（１１２）及び
ストアバッファアドレス部（１１１）にバースト転送を
行うデータ及びアドレスを格納するとともに、バースト
転送フラグ部（１１３）にバースト転送フラグ（ＢＦ）
を格納するＭＰＵインタフェース手段（１２）と、（ｃ）バースト転送フラグ（ＢＦ）によりバースト転送
を認識したときは、主記憶部（２２）にアクセスしてス
トアバッファ（１１）に格納されたデータをバースト転
送するメモリインタフェース手段（１３）、を備えたことを特徴とするメモリ制御装置。