JP2000020453A

JP2000020453A - バスコントローラ

Info

Publication number: JP2000020453A
Application number: JP10182334A
Authority: JP
Inventors: Takanori Furuzono; 貴則古園
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-06-29
Filing date: 1998-06-29
Publication date: 2000-01-21

Abstract

(57)【要約】【課題】アクセスの完了待ちによるペナルティの削減
を、リードバッファやストアバッファを特別に設けるこ
となしに実現するバスコントローラを提供する。【解決手段】バスコントローラ制御部２は、ＣＰＵ５
からの異なるスレーブバスへの連続したリードアクセス
要求時や、ＣＰＵ５からのライトアクセス要求時に、共
有バッファ制御部３に共有バッファアクセス要求信号を
出力する。これに対し共有バッファ制御部３は、ＤＭＡ
データ退避用としても利用可能な共有バッファ４へのア
クセスが可能な場合に、共有バッファアクセス許可信号
を出力して、共有バッファ４への転送データの一時退避
制御を行う。これにより、リードバッファやストアバッ
ファを設けた場合のペナルティ削減の効果を、回路規模
を抑えながら実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵとスレーブ
デバイス（メモリ、Ｉ／Ｏ装置）の間のデータ転送およ
びスレーブデバイス間のＤＭＡ転送制御を行うバスコン
トローラに関するものであり、回路規模の増加を防ぎつ
つ、異なるスレーブデバイスへの並行したアクセスを行
ったり、ＣＰＵからのライトアクセス要求時のアクセス
完了待ちのペナルティ削減により、データ転送やＣＰＵ
処理の効率を高めることを図ったバスコントローラに関
するものである。

【０００２】

【従来の技術】従来の技術を図２２に示す情報システム
を用いて説明する。この情報システムは、バスコントロ
ーラ１００１とＣＰＵ１００５とＤＭＡコントローラ１
００６とＤＭＡバッファ１００４とメモリ１００７とＩ
／Ｏデバイス１００８とで構成され、さらにバスコント
ローラ１００１はバスコントローラ制御部１００２とリ
ードバッファ１０１０，１０１２、ストアバッファ１０
１１，１０１３を有している。

【０００３】ここで、バスコントローラ１００１がリー
ドバッファ１０１０，１０１２とストアバッファ１０１
１，１０１３とを持つ理由を説明するため、リードバッ
ファ１０１０，１０１２とストアバッファ１０１１，１
０１３とを持たない場合を考える。ＣＰＵ１００５に転
送されるデータが、ＣＰＵ１００５が行ったバスアクセ
ス要求の順になるように、バスコントローラ１００２が
保証するためには、異なるスレーブバス（スレーブデバ
イスの接続されているバス）に対して同時に並行してア
クセスを行わない必要がある。

【０００４】ＣＰＵ１００５が先行して行ったＩ／Ｏデ
バイス１００８に対するアクセスが完了する以前に、メ
モリ１００７へのバスアクセス要求が行われたとした場
合、Ｉ／Ｏデバイス１００８の存在するスレーブバスと
メモリデバイス１００７の存在するスレーブバスへ並行
してアクセスを行ってしまうと、Ｉ／Ｏデバイス１００
８とメモリ１００７のデータを返すのに必要な時間の関
係によっては、先行してアクセスしたはずのＩ／Ｏデバ
イス１００８からのデータより先にメモリ１００７から
のデータがバスコントローラ１００１に対して返されて
しまう場合がありうる。この場合、順序保証の必要上メ
モリ１００７からのデータを直接にＣＰＵ１００５に対
して転送することができないため、これを保持する手段
なしにはデータが失われてしまう。

【０００５】そのため、バスコントローラ１００１は、
このデータを保持する手段としてリードバッファ１０１
０，１０１２を有している。また、ＣＰＵ１００５が、
メモリ１００７もしくはＩ／Ｏデバイス１００８に対す
るライトアクセスを行っている最中には、ライトデータ
をＣＰＵ１００５が保持し続けなければならないため、
ＣＰＵ１００５は次の処理に移れないという問題があ
る。

【０００６】そのため、バスコントローラ１００１は、
このデータを保持する手段としてストアバッファ１０１
１，１０１３を有している。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来技術においては、リードバッファやストアバッファを
デバイス毎に設けることによる回路規模の増大の問題が
ある。本発明の目的は、ＤＭＡ転送時にデータ退避用と
して用いられているＤＭＡバッファを、リードバッファ
およびストアバッファとしても利用することで、回路規
模の増大を抑えることができるバスコントローラを提供
することである。

【０００８】本発明の他の目的は、異なるスレーブバス
への並行アクセス、およびライト時のＣＰＵのペナルテ
ィ削減を実現し、データ転送およびＣＰＵ処理の効率を
向上させることができるバスコントローラを提供するこ
とである。

【０００９】

【課題を解決するための手段】請求項１記載のバスコン
トローラは、マスターデバイスとスレーブデバイスとの
間のデータ転送と、スレーブデバイス間のＤＭＡ転送と
に用いられるバスの制御を行うためのものであり、ＤＭ
Ａ転送時におけるバス上で転送されるデータを一時的に
格納するための共有バッファと、マスターデバイスから
のアクセス要求に基づいて、スレーブデバイスへのアク
セスの制御を行い、共有バッファへのデータの格納を要
求する共有バッファアクセス要求信号を出力するバスコ
ントローラ制御部と、共有バッファアクセス要求信号に
基づいて、共有バッファへのアクセスが可能である場合
には、バスコントローラ制御部に対し共有バッファへの
アクセスを許可する共有バッファアクセス許可信号を出
力し、共有バッファへのアクセスの制御を行う共有バッ
ファ制御部とを備えている。

【００１０】この構成によれば、バスコントローラ制御
部がマスターデバイスからのアクセス要求に基づいて、
スレーブデバイスへのアクセスの制御を行い、共有バッ
ファへのデータの格納を要求する共有バッファアクセス
要求信号を出力すると、これに対して共有バッファ制御
部が共有バッファアクセス要求信号に基づいて、共有バ
ッファへのアクセスが可能である場合には、バスコント
ローラ制御部に対し共有バッファへのアクセスを許可す
る共有バッファアクセス許可信号を出力し、共有バッフ
ァへのアクセスを行い、転送データの共有バッファへの
一時退避を行う。

【００１１】このように、ＤＭＡ転送時にデータ退避用
として用いられているＤＭＡバッファを共有バッファと
し、この共有バッファをスレーブデバイスにおけるリー
ドバッファおよびストアバッファとしても利用すること
で、回路規模の増大を抑える。請求項２記載のバスコン
トローラでは、マスターデバイスが、同一のデータバス
を共有するスレーブデバイスに対してアクセス要求を行
った場合、バスコントローラ制御部が共有バッファアク
セス要求信号を出力し、これに対して共有バッファ制御
部が共有バッファにデータが格納されていない場合に
は、共有バッファアクセス許可信号を出力し、マスター
デバイスとスレーブデバイス間で転送されるデータを共
有バッファに一時退避させる。

【００１２】この構成によれば、ＤＭＡ転送時にデータ
退避用として用いられている共有バッファを、スレーブ
デバイスにおけるリードバッファおよびストアバッファ
としても利用することで、回路規模の増大を抑える。請
求項３記載のバスコントローラでは、マスターデバイス
がバスの異なるスレーブデバイスへのリードアクセス要
求を続けて行った場合に、バスコントローラ制御部が共
有バッファアクセス要求信号を出力し、これに対して共
有バッファ制御部が共有バッファにデータが格納されて
いない場合には、共有バッファアクセス許可信号を出力
し、共有バッファアクセス許可信号を受けたバスコント
ローラ制御部がバスの異なる複数のスレーブデバイスへ
並行してアクセスを行い、共有バッファ制御部がいずれ
かのスレーブデバイスからのリードデータを共有バッフ
ァに転送データを一時退避させる。

【００１３】この構成によれば、バスの異なる複数のス
レーブデバイスへ並行してアクセスを行い、共有バッフ
ァ制御部がいずれかのスレーブデバイスからのリードデ
ータを共有バッファに転送データを一時退避させるの
で、データ転送処理の効率を向上させる。請求項４記載
のバスコントローラでは、マスターデバイスがライトリ
クエストを行った場合に、バスコントローラ制御部が共
有バッファアクセス要求信号を出力し、これに対して共
有バッファ制御部が共有バッファにデータが格納されて
いない場合には、共有バッファアクセス許可信号を出力
し、マスターデバイスからのライトデータを共有バッフ
ァに一時退避させる。

【００１４】この構成によれば、マスターデバイスから
のライトデータを共有バッファに一時退避させるので、
ライト時のＣＰＵのペナルティ削減を実現し、ＣＰＵ処
理の効率を向上させる。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図２１を用いて説明する。図１は本発明の
第１の実施の形態によるバスコントローラを用いた情報
システムの構成を示すブロック図である。この情報シス
テムは、バスコントローラ１とＣＰＵ５とＤＭＡコント
ローラ６とメモリ７とＩ／Ｏデバイス８とで構成され、
さらにバスコントローラ１はバスコントローラ制御部２
と共有バッファ制御部３と共有バッファ４とＣＰＵデー
タバス１１と共有バッファデータバス１９とメモリデー
タバス１７とＩ／Ｏデータバス１８とで構成される。

【００１６】バスコントローラ１の主な制御内容は、マ
スターデバイスであるＣＰＵ５とスレーブデバイスであ
るメモリ７もしくはＩ／Ｏデバイス８との間のデータ転
送、およびメモリ７もしくはＩ／Ｏデバイス８に対する
ＤＭＡ転送（メモリ７とＩ／Ｏデバイス８の間のＤＭＡ
転送）を行うことである。バスコントローラ制御部２
は、ＣＰＵインターフェース制御信号１５によってＣＰ
Ｕ５とのインターフェースを行い、ＣＰＵ５からのバス
アクセス要求に応じて、メモリ７もしくはＩ／Ｏデバイ
ス８へのアクセスの制御をそれぞれメモリインターフェ
ース制御信号１２もしくはＩ／Ｏインターフェース制御
信号１３によって行う。ＣＰＵ５のライトするデータお
よび、ＣＰＵ５のリードするデータはＣＰＵデータバス
１１を介してバスコントローラ１とやりとりされる。

【００１７】また、バスコントローラ制御部２は、ＤＭ
Ａインターフェース制御信号１６によってＤＭＡコント
ローラ６とのインターフェースを行い、ＤＭＡコントロ
ーラ６からのＤＭＡ転送要求に応じて、メモリ７もしく
はＩ／Ｏデバイス８へのアクセスの制御を行う。ソース
であるメモリ７もしくはＩ／Ｏデバイス８からリードさ
れたデータは、メモリデータバス１７もしくはＩ／Ｏデ
ータバス１８、および共有バッファデータバス１９を経
由して共有バッファ４に格納される。そして、デスティ
ネーションであるメモリ７もしくはＩ／Ｏデバイス８に
対して、共有バッファ４からリードされたデータが共有
バッファデータバス１９、およびメモリデータバス１７
もしくはＩ／Ｏデータバス１８を経由してライトされ
る。

【００１８】共有バッファ制御部３は共有バッファ制御
部インターフェース制御信号２０によって、バスコント
ローラ制御部２とのアクセス要求、許可などのインター
フェースを行い、共有バッファアクセス制御信号１４で
共有バッファ４へのアクセスの制御を行う。バスコント
ローラ制御部２の構成を図９に示す。バスコントローラ
制御部２は、マスターインターフェース部１００とＤＭ
Ａコントローラインターフェース部１０１とマスターデ
ータ転送制御部１０２，１０３とＤＭＡデータ転送制御
部１０４とスレーブインターフェース制御部１０５とバ
スコントローラ制御部２の内部状態を示すいくつかのフ
ラグとから構成される。

【００１９】マスターインターフェース部１００は、マ
スターデバイスであるＣＰＵ５からのアクセス要求をも
とに、スレーブデバイスであるメモリ７やＩ／Ｏデバイ
ス８へのアクセス要求のタイミングや、転送時の共有バ
ッファ４使用の有無の決定および共有バッファ４へのア
クセス要求を行う。マスターインターフェース部１００
は、複数マスターデバイスのシステムのバスコントロー
ラでは、マスターデバイス毎に独立して存在する。

【００２０】ＤＭＡコントローラインターフェース部１
０１は、ＤＭＡコントローラ６のアクセス要求をもと
に、スレーブデバイスであるメモリ７やＩ／Ｏデバイス
８へのアクセス要求のタイミングや、共有バッファ４へ
のアクセス要求を行う。マスターデータ転送制御部１０
２，１０３は、マスターデバイスであるＣＰＵ５へ転送
されるデータおよび、ＣＰＵ５から転送するデータの経
路の制御を行う。マスターデータ転送制御部１０２，１
０３は、それぞれＣＰＵ５からのアクセス要求の順番の
先のものの制御をマスターデータ転送制御部１０２が、
後のものの制御をマスターデータ転送制御部１０３が行
う。

【００２１】ＤＭＡデータ転送制御部１０４は、ＤＭＡ
転送データの経路の制御を行う。スレーブインターフェ
ース制御部１０５は、スレーブバスであるメモリ７およ
びＩ／Ｏデバイス８のバスへのアクセス要求の調停と、
調停結果に基づいたスレーブデバイスへのアクセスの制
御を行う。また、バスコントローラ制御部２は、以下の
ようなフラグを持って、各部分の制御を行っている。

【００２２】バスアクセスフラグ１１０，１１１，１１
２はそれぞれ各スレーブバス毎にビットを持ち、ビット
のセットされているスレーブバスへのバスアクセスの存
在を示すフラグである。複数マスターデバイスの場合
は、バスアクセスフラグ１１０，１１１はそれぞれマス
ターデバイス毎に独立して存在する。バスアクセスフラ
グ１１０，１１１はマスターインターフェース部１００
によって、バスアクセスフラグ１１２はＤＭＡコントロ
ーラインターフェース部１０１によってセットされ、い
ずれもスレーブインターフェース制御部１０５によって
クリアされる。

【００２３】リードアクセスフラグ１１３，１１４，１
１５も同様に各スレーブバス毎にビットを持ち、リード
アクセスフラグ１１３についてはバスアクセスフラグ１
１０の、リードアクセスフラグ１１４についてはバスア
クセスフラグ１１１の、リードアクセスフラグ１１５に
ついてはバスアクセスフラグ１１２の、セットされてい
るビットと同じスレーブバスについて、ビットのセット
されている場合はリードアクセスが、クリアされている
場合はライトアクセスが存在することを示す。リードア
クセスフラグ１１３，１１４も複数マスターデバイスの
場合は、マスターデバイス毎に独立して存在し、リード
アクセスフラグ１１３，１１４はマスターインターフェ
ース部１００によって、リードアクセスフラグ１１５は
ＤＭＡコントローラインターフェース部１０１によって
セットおよびクリアされる。

【００２４】共有バッファアクセスフラグ１１６，１１
７はセットされていた場合に、それぞれバスアクセスフ
ラグ１１０，１１１についてのアクセスが共有バッファ
４を利用するものであることを示す。共有バッファアク
セスフラグ１１６，１１７も複数マスターデバイスの場
合は、マスターデバイス毎に独立して存在し、マスター
インターフェース部１００によってセットおよびクリア
される。

【００２５】バスアクセスフラグ１１０とバスアクセス
フラグ１１１、リードアクセスフラグ１１３とリードア
クセスフラグ１１４、共有バッファアクセスフラグ１１
６と共有バッファアクセスフラグ１１７の関係は、それ
ぞれＣＰＵ５からのアクセス要求の順番の新しいアクセ
スから、バスアクセスフラグ１１０，１１１（リードア
クセスフラグ１１３，１１４および共有バッファアクセ
スフラグ１１６，１１７）の順になり、バスアクセスフ
ラグ１１１に対応するアクセス終了時には、バスアクセ
スフラグ１１０の内容がバスアクセスフラグ１１１に、
リードアクセスフラグ１１３の内容がリードアクセスフ
ラグ１１４に、共有バッファアクセスフラグ１１６の内
容が共有バッファアクセスフラグ１１７にシフトする。

【００２６】アクセス要求フラグ１２０，１２１もそれ
ぞれ各スレーブバス毎にビットを持ち、ビットのセット
されているスレーブバスへのアクセス要求の存在を示す
フラグである。複数マスターデバイスの場合は、アクセ
ス要求フラグ１２０がそれぞれマスターデバイス毎に独
立して存在する。アクセス要求フラグ１２０はマスター
インターフェース部１００によって、アクセス要求フラ
グ１２１はＤＭＡコントローラインターフェース部１０
１によってセット、クリアされる。

【００２７】アクセス許可フラグ１２２，１２３は、各
スレーブバス毎にビットを持ち、ビットのセットされて
いるスレーブバスへのアクセス許可を示し、アクセス許
可フラグ１２２はＣＰＵ５、アクセス許可フラグ１２３
はＤＭＡコントローラ６への許可となる。複数マスター
デバイスの場合は、アクセス許可フラグ１２２がそれぞ
れマスターデバイス毎に独立して存在する。アクセス許
可フラグ１２２，１２３は、スレーブインターフェース
制御部１０５によってセット、クリアされる。

【００２８】アクセス終了フラグ１２４は、各スレーブ
バス毎にビットを持ち、ビットのセットされているスレ
ーブバスへのアクセスの終了を示す。アクセス終了フラ
グ１２４は、スレーブインターフェース制御部１０５に
よってセット、クリアされる。以下では、バスコントロ
ーラ制御部２の各部分の制御の詳細をフローチャートを
参照しながら説明する。

【００２９】マスターインターフェース部１００の制御
フローチャートを図１０に示す。まず、マスターインタ
ーフェース部１００はステップ５０で、マスターデバイ
スからのリードアクセス要求を判断する。具体的には、
ＣＰＵ５からのＣＰＵリードアクセス要求信号３０がア
サートされたかを判断し、アサートされた場合はステッ
プ５２へ、ネゲートされている場合はステップ５１へ遷
移する。

【００３０】ステップ５２では、ＣＰＵリードアクセス
要求信号３０がアサートされたサイクルのＣＰＵアドレ
ス信号をデコードし、どのスレーブバスへのアクセスな
のか、つまりメモリ７へのアクセスか、Ｉ／Ｏデバイス
８へのアクセスかを判断する。ステップ５３では、ステ
ップ５２のデコード結果とバスアクセスフラグ１１０と
の比較を行い、並行してアクセスが行われているかを判
断する。このバスアクセスフラグ１１０のいずれのビッ
トもクリアされている場合は、並行してアクセスが行わ
れていないと判断し、ステップ５４へ遷移し、いずれか
のビットがセットされている場合は、並行してアクセス
が行われていると判断し、ステップ５３で待機する。

【００３１】ステップ５４では、ステップ５２のデコー
ド結果とバスアクセスフラグ１１０と比較して、ＣＰＵ
５からアクセス要求のあったスレーブバスに対しアクセ
ス中であった場合には、ステップ５５へ遷移し、アクセ
ス中でない場合にはステップ５６へ遷移する。ステップ
５５では、アクセス終了フラグ１２４を観測し、アクセ
ス終了かを判断する。スレーブバスアクセス終了フラグ
１２４がセットされていれば、アクセス終了と判断し、
リードアクセスフラグ１１４をセットし、ステップ５７
に遷移し、スレーブバスへのアクセス要求を開始する。
アクセス終了と判断されない場合は、ステップ５８へ遷
移する。

【００３２】ステップ５６では、先行するアクセスがあ
るかを調べる。バスアクセスフラグ１１１の、ＣＰＵ５
からのアクセス要求のあったスレーブバスと異なるバス
のビットを調べ、どのビットもセットされていない場合
は、先行するアクセスがないと判断して、リードアクセ
スフラグ１１５をセットし、ステップ５７に遷移してス
レーブバスへのアクセス要求を開始する。いずれかのビ
ットがセットされている場合は、ステップ５８に遷移す
る。

【００３３】ステップ５７では、アクセス要求フラグ１
２０のアクセスするスレーブバスのビットをセットし
て、リードアクセス要求が行われる。ステップ５８で
は、リードアクセスフラグ１１４が調べられる。このリ
ードアクセスフラグ１１４がセットされている場合は、
現在のアクセスがリードと判断して、ステップ５９に遷
移し、クリアされている場合は、リードアクセスフラグ
１１３をセットし、ステップ５７へ遷移する。

【００３４】ステップ５９では、共有バッファ制御部３
への共有バッファアクセス要求と、その許可の判断を行
う。マスターインターフェース部１００は、共有バッフ
ァ制御部３との共有バッファ制御部インターフェース信
号２０として、共有バッファアクセス要求信号２０１、
共有バッファアクセス許可信号２０２を持ち、それぞれ
マスターデバイス毎にビットを持っており、ステップ５
９では、共有バッファアクセス要求信号２０１の該当す
るマスターデバイス、具体的にはＣＰＵ５のビットをア
サートする。共有バッファアクセス要求信号２０１をア
サートしている場合に、共有バッファアクセス許可信号
２０２のＣＰＵ５のビットがアサートされたら、共有バ
ッファ４へのアクセスが許可されたと判断し、共有バッ
ファアクセス要求信号２０１をネゲートして、リードア
クセスフラグ１１３、共有バッファアクセスフラグ１１
６をセットし、ステップ５７に遷移してアクセス要求を
開始する。共有バッファ４へのアクセスが許可されたと
判断されない場合には、共有バッファアクセス要求信号
２０１をアサートしたままステップ５６へ遷移し、先行
するアクセスが終了してステップ５６からステップ５７
に遷移する場合には、共有バッファアクセス要求信号２
０１をネゲートし、先行するアクセスが終了していない
場合にはステップ５６からステップ５８に遷移する。

【００３５】ステップ６１では、スレーブインターフェ
ース制御部１０５へのアクセス要求フラグ１２０のアク
セスするスレーブバスのビットをセットして、アクセス
要求が行われる。ステップ６２では、スレーブインター
フェース制御部１０５からのアクセス許可を判断する。
アクセス許可フラグ１２２がセットされた場合にはアク
セス許可と判断し、バスアクセスフラグ１１０のアクセ
スするスレーブバスのビットをセット（その他のビット
はクリア）し、アクセス要求フラグ１２０のアクセスす
るスレーブバスのビットをクリアして、ステップ５０に
遷移する。アクセス許可と判断されない場合にはステッ
プ６２で待機する。

【００３６】ステップ５１では、マスターデバイスから
のライトアクセス要求を判断する。ＣＰＵ５からのＣＰ
Ｕライトアクセス要求信号３１を観測し、アサートされ
た場合はライトアクセス要求があったと判断しステップ
７２へ、ネゲートされている場合はステップ５０へ遷移
する。ステップ７２では、ＣＰＵライトアクセス要求信
号３１がアサートされたサイクルのＣＰＵアドレス信号
３２をデコードし、どのスレーブバスへのアクセスなの
かを判断する。

【００３７】ステップ７３では、ステップ７２のデコー
ド結果とバスアクセスフラグ１１０との比較を行い、並
行してアクセスが行われているか調べる。バスアクセス
フラグ１１０のいずれのビットもクリアされている場合
は並行してアクセスが行われていると判断しステップ７
４へ遷移し、いずれかのビットがセットされている場合
はステップ７３で待機する。

【００３８】ステップ７４では、共有バッファ制御部３
への共有バッファアクセス要求と、その許可の判断を行
う。共有バッファ４へのアクセスが許可されたと判断し
たら、バスアクセスフラグ１１０のアクセスするスレー
ブバスのビットをセット（その他のビットはクリア）
し、リードアクセスフラグ１１３をクリア、共有バッフ
ァアクセスフラグ１１６をセットして、ＣＰＵライトア
クノレッジ信号３３をアサートしてステップ７７へ遷移
する。共有バッファ４へのアクセスが許可されない場合
にはステップ７５へ遷移する。

【００３９】ステップ７５では、バスアクセスフラグ１
１１と比較して、ＣＰＵ５からアクセス要求のあったス
レーブバスに対しアクセス中であった場合には、ステッ
プ７６へ遷移し、アクセス中でない場合には、リードア
クセスフラグ１１４をクリアし、ステップ７７へ遷移す
る。ステップ７６では、バスアクセス終了フラグ１２４
の、ＣＰＵ５からのアクセス要求のあったスレーブバス
と同じバスのビットを調べ、ビットがセットされている
場合は、前回のアクセス完了と判断して、リードアクセ
スフラグ１１４をクリアし、ステップ７７に遷移してス
レーブバスへのアクセス要求を開始し、ビットがセット
されていない場合は、ステップ７４に遷移する。

【００４０】ステップ７７では、スレーブインターフェ
ース制御部１０５へのアクセス要求フラグ１２０のアク
セスするビットをセットして、ライトアクセス要求が行
われ、ステップ７７へ遷移する。次に、ＤＭＡコントロ
ーラインターフェース部１０１の制御フローチャートを
図１１に示す。

【００４１】ＤＭＡコントローラインターフェース部１
０１は、ステップ１５０でＤＭＡインターフェース制御
信号１６のひとつであるソースアクセス要求信号１３０
を調べ、アサートされた場合は、ソースへのアクセス要
求と判断してステップ１５２に、ネゲートの場合はステ
ップ１５１に遷移する。ステップ１５２では、ＤＭＡイ
ンターフェース制御信号１６のひとつであるＤＭＡアド
レス信号１３２をデコードし、どのスレーブバスへのア
クセスかを判断する。

【００４２】ステップ１５３では、共有バッファ制御部
３への共有バッファアクセス要求と、その許可の判断を
行う。バスコントローラ制御部２は、共有バッファ制御
部３に対し、共有バッファアクセス要求信号１３３をア
サートして共有バッファアクセス要求を行い、共有バッ
ファアクセス許可信号１３４がアサートされることで要
求が許可されたことを知る。要求が許可された場合は共
有バッファアクセス要求信号１３３をネゲートし、リー
ドアクセスフラグ１１５、共有バッファアクセスフラグ
１１６をセットしてステップ１５４に遷移し、許可され
ていない場合はステップ１５３で待機する。

【００４３】ステップ１５４では、スレーブインターフ
ェース制御部１０５へのアクセス要求フラグ１２１のア
クセスするスレーブバスのビットをセットして、アクセ
ス要求が行われる。ステップ１５５では、スレーブイン
ターフェース制御部１０５からのアクセス許可を判断す
る。アクセス許可フラグ１２３がセットされた場合には
アクセス許可と判断し、バスアクセスフラグ１１２のア
クセスするスレーブバスのビットをセット（その他のビ
ットはクリア）して、ステップ１５０に遷移し、そうで
ない場合にはステップ１５５で待機する。

【００４４】ステップ１５１では、ＤＭＡインターフェ
ース制御信号１６のひとつであるデスティネーションア
クセス要求信号１３１がアサートされた場合は、デステ
ィネーションへのアクセス要求と判断して、ステップ１
５６に、ネゲートの場合はステップ１５０に遷移する。
ステップ１５６では、ＤＭＡアドレス信号１３２をデコ
ードし、どのスレーブバスへのアクセスかを判断する。

【００４５】ステップ１５７では、共有バッファ制御部
３への共有バッファアクセス要求と、その許可の判断を
行う。要求が許可された場合は共有バッファアクセス要
求信号１３３をネゲートし、リードアクセスフラグ１１
５をクリア、共有バッファアクセスフラグ１１６をセッ
トしてステップ１５８に遷移し、許可されていない場合
はステップ１５７で待機する。

【００４６】ステップ１５８では、スレーブインターフ
ェース制御部１０５へのアクセス要求フラグ１２１のア
クセスするスレーブバスのビットをセットして、アクセ
ス要求が行われる。ステップ１５９では、スレーブイン
ターフェース制御部１０５からのアクセス許可を判断す
る。アクセス許可フラグ１２３がセットされた場合には
アクセス許可と判断し、バスアクセスフラグ１１２のア
クセスするスレーブバスのビットをセット（その他のビ
ットはクリア）して、ステップ１５０に遷移し、そうで
ない場合にはステップ１５９で待機する。

【００４７】マスターデータ転送制御部１０２の制御フ
ローチャートを図１２に示す。マスターデータ転送制御
部１０２は、まずステップ８０で、アクセスの有無を調
べるためバスアクセスフラグ１１１を調べる。ここでい
ずれかのビットがセットされていれば、アクセスがある
と判断してステップ８１に遷移し、どのビットもセット
されていない場合にはステップ８０で待機する。

【００４８】ステップ８１では、アクセスがリードかラ
イトかを調べるため、リードアクセスフラグ１１４が調
べられる。リードアクセスフラグ１１４がセットされて
いれば、現在、リードアクセスが行われていると判断
し、ステップ８２へ遷移する。リードアクセスフラグ１
１４がクリアされている場合は、ライトアクセスと判断
し、ステップ８６へ遷移する。

【００４９】ステップ８２では、共有バッファ４を用い
たアクセスかを調べるため、共有バッファアクセスフラ
グ１１７が調べられる。共有バッファアクセスフラグ１
１７がセットされていれば、共有バッファ４を用いると
判断してステップ８３へ、クリアされている場合はステ
ップ８４へ遷移する。ステップ８３では、スレーブデバ
イス（メモリ７またはＩ／Ｏデバイス８）から共有バッ
ファ４へのデータ転送制御が行われる。共有バッファ４
へ転送するデータとして、バスアクセスフラグ１１１の
セットされているビットのスレーブバス（先行してアク
セスの開始されたスレーブバス）のデータをセレクトす
る。

【００５０】ステップ８４では、スレーブデバイスから
マスターデバイスであるＣＰＵ５へのデータ転送制御が
行われる。ＣＰＵデータバス１１へ転送するデータとし
て、バスアクセスフラグ１１１のセットされているビッ
トのスレーブバス（先行してアクセスの開始されたスレ
ーブバス）のデータをセレクトする。ステップ８５で
は、共有バッファ４からマスターデバイスであるＣＰＵ
５へのデータ転送制御が行われる。ＣＰＵデータバス１
１へ転送するデータとして、共有バッファデータバス１
９のデータをセレクトする。

【００５１】ステップ８６では、共有バッファアクセス
フラグ１１７が調べられる。共有バッファアクセスフラ
グ１１７がセットされていれば、ステップ８７へ、クリ
アされている場合はステップ８８へ遷移する。ステップ
８７では、マスターデバイスであるＣＰＵ５から共有バ
ッファ４へのデータ転送制御が行われる。共有バッファ
４へ格納するデータとして、ＣＰＵデータバス１１のデ
ータをセレクトする。

【００５２】ステップ８８では、ＣＰＵ５からスレーブ
デバイスへのデータ転送制御が行われる。バスアクセス
フラグ１１１のセットされているビットのスレーブバス
（先行してアクセスの開始されたスレーブバス）のデー
タとして、ＣＰＵデータバス１１のデータをセレクトす
る。ステップ８９では、共有バッファ４からスレーブデ
バイスへのデータ転送制御が行われる。バスアクセスフ
ラグ１１１のセットされているビットのスレーブバス
（先行してアクセスの開始されたスレーブバス）へ転送
するデータとして、共有バッファデータバス１９のデー
タをセレクトする。

【００５３】また、マスターデータ転送制御部１０３の
制御フローチャートを図１３に示す。マスターデータ転
送制御部１０３で行われる処理ステップ１８０〜１８９
は、ステップ１８０でバスアクセスフラグ１１０が、ス
テップ１８１でリードアクセスフラグ１１３、ステップ
１８２とステップ１８６で共有バッファアクセスフラグ
１１６が調べられる他は、データ転送制御部１０２のス
テップ８０〜８９と同様の処理を行う。

【００５４】マスターデータ転送制御部１０３の異なる
点は、ステップ１９０，１９１を有し、それぞれのステ
ップでバスアクセスフラグ１１１のビットのセットされ
ているスレーブバスについて、アクセス終了フラグ１２
４がセットされていれば、それぞれステップ１８５，１
８９に遷移し、クリアされていれば、ステップ１８０に
遷移することである。

【００５５】ＤＭＡデータ転送制御部１０４の制御フロ
ーチャートを図１４に示す。まず、ステップ１６０で
は、バスアクセスフラグ１１２を調べる。ここでいずれ
かのビットがセットされていれば、ＤＭＡデータ転送制
御部１０４は、ステップ１６１に遷移してＤＭＡデータ
転送の制御を開始し、どのビットもセットされていない
場合にはステップ１６０で待機する。

【００５６】ステップ１６１では、リードアクセスフラ
グ１１５が調べられる。リードアクセスフラグ１１５が
セットされていれば、ソースへのアクセス要求があった
と判断し、ステップ１６２へ遷移する。リードアクセス
フラグ１１４がクリアされている場合は、デスティネー
ションへのアクセスと判断し、ステップ１６３へ遷移す
る。

【００５７】ステップ１６２では、スレーブデバイスか
ら共有バッファ４へのデータ転送制御が行われる。共有
バッファ４へ転送するデータとして、バスアクセスフラ
グ１１２のセットされているビットのスレーブバス（先
行してアクセスの開始されたスレーブバス）のデータを
セレクトする。ステップ１６３では、共有バッファ４か
らスレーブデバイスへのデータ転送制御が行われる。バ
スアクセスフラグ１１２のセットされているビットのス
レーブバス（先行してアクセスの開始されたスレーブバ
ス）へ転送するデータとして、共有バッファデータバス
１９のデータをセレクトする。

【００５８】スレーブインターフェース制御部１０５の
制御フローチャートを図１５に示す。ステップ１７０で
は、アクセス要求フラグ１２０，１２１を調べる。ここ
でいずれかのビットがセットされていれば、ステップ１
７１に遷移してアービトレーションを行う。どのビット
もセットされていない場合はステップ１７０で待機す
る。

【００５９】ステップ１７１では、要求を行ったどのマ
スターデバイスへアクセス許可を行うかのアービトレー
ションを行う。アービトレーションポリシーとしては、
具体的にはＤＭＡコントローラ６からの要求をマスター
デバイス（ＣＰＵ５）に対して常に優先させる方法や、
ラウンドロビンにする方法などが考えられる。ステップ
１７２では、スレーブデバイスへのアクセス許可を行
う。マスターデバイスへの許可であれば共有バッファア
クセス許可信号１２２の、ＤＭＡコントローラ６に対す
る許可であれば共有バッファアクセス許可信号１２３の
アクセス許可をするスレーブバスのビットをアサートす
る。

【００６０】ステップ１７３では、スレーブデバイスへ
のアクセスを行う。ここでは、メモリ７のリードアクセ
スならばメモリリードイネーブル信号３４、同じくライ
トアクセスならばメモリライトイネーブル信号３５、Ｉ
／Ｏデバイス８のリードアクセスならばＩ／Ｏリードイ
ネーブル信号３８、同じくライトアクセスならばＩ／Ｏ
ライトイネーブル信号３９をアサートしてスレーブデバ
イスへのアクセスを行う。

【００６１】ステップ１７４では、アクセスの終了判定
を行う。スレーブデバイスからのメモリアクノレッジ信
号４０およびＩ／Ｏアクノレッジ信号４１をもとにスレ
ーブデバイスから有効なデータが必要なだけ返されたこ
とを知ると、アクセス終了フラグ１２４のアクセス終了
したスレーブバスのビットをクリアするとともに、バス
アクセスフラグ１１０，１１１，１１２のうちアクセス
終了したスレーブバスのビットがセットされていたもの
の、アクセス終了したスレーブバスのビットをクリアし
て、ステップ１７０に遷移する。終了と判定されない場
合は、ステップ１７３に遷移してアクセスを続行する。

【００６２】また、スレーブインターフェース制御部１
０５は、共有バッファ制御部３に対し、アクセスタイミ
ングを通知するため、バスアクセスフラグ１１２のセッ
トされたビットのスレーブバス（ＤＭＡで用いられるス
レーブバス）、もしくはバスアクセスフラグ１１０と共
有バッファアクセスフラグ１１６、バスアクセスフラグ
１１１と共有バッファアクセスフラグ１１７で共通して
セットされているビットのスレーブバス（共有バッファ
４との間でデータのやりとりを行うスレーブバス）への
アクセス時に、リードアクセス信号４０１の出力を、ス
レーブデバイスへのライトアクセス開始の直前サイク
ル、およびバーストライト中に、１回のライトが完了し
たサイクルで行う。また、ライトアクセス信号４０２
は、スレーブデバイスへのリードアクセスを行って、有
効なデータを読み出すサイクルで出力する。

【００６３】バスコントローラ１は、以下に述べる共有
バッファへのアクセス制御を行う共有バッファ制御部３
を持つ。共有バッファ制御部３の制御フローチャートは
図１６に、共有バッファ制御部３とバスコントローラ制
御部２および共有バッファ４との接続図を図１７に示
す。まず、ステップ３０１では、共有バッファアクセス
要求信号１３３，２０１が調べられ、そのいずれかのビ
ットがアサートされた場合は、共有バッファ４へのアク
セス要求があったと判断して（共有バッファアクセス要
求信号２０１であればＣＰＵ５などのマスターデバイ
ス、共有バッファアクセス要求信号１３３であればＤＭ
Ａコントローラ）ステップ３０２に遷移し、どのビット
もアサートされない場合はステップ３０１で待機する。

【００６４】ステップ３０２では、要求を行ったどのマ
スターデバイスへアクセス許可を行うかのアービトレー
ションを行う。共有バッファアクセスフラグ１１６，１
１７を調べ、いずれかのビットがセットされている場合
は、現在共有バッファ４へのアクセス中、もしくは共有
バッファ４のデータがこれから利用される状態であると
判断し、アクセス許可を行わずステップ３０２で待機す
る。いずれのビットもセットされていない場合は、アー
ビトレーションポリシーにしたがってアービトレーショ
ンを行い、共有バッファアクセス要求信号１３３，２０
１のセットされているビットにあたるマスターデバイス
もしくはＤＭＡコントローラ６に対して許可を行うた
め、ステップ３０３に遷移する。

【００６５】ステップ３０３では、共有バッファアクセ
ス許可を行う。マスターデバイスへの許可であれば共有
バッファアクセス許可信号２０２を、ＤＭＡコントロー
ラ６に対する許可であれば共有バッファアクセス許可信
号１３４をアサートする。ステップ３０４では、共有バ
ッファ４へのアクセスを行う。ここでは、バスコントロ
ーラ制御部２からのリードアクセス信号４０１およびラ
イトアクセス信号４０２をもとに、共有バッファ４へ共
有バッファアクセス制御信号１４であるリードイネーブ
ル信号４１０およびライトイネーブル信号４１１を出力
して共有バッファ４からの共有バッファデータバス１９
へのデータ出力および共有バッファデータバス１９から
共有バッファ４へのデータ入力制御を行う。

【００６６】共有バッファ４は、具体的にはＦＩＦＯメ
モリで構成され、リードイネーブル信号４１０およびラ
イトイネーブル信号４１１にもとづいて、データ入出力
を行う。ＦＩＦＯの容量としては、１回のアクセスで転
送される最大バイト数以上であり、アクセスの効率化の
観点からは最大バイト数の２倍であることが望ましい。

【００６７】ステップ３０５では、アクセス終了フラグ
１２４が調べられ、これがセットされておれば、ステッ
プ３０１に遷移し、そうでない場合にはステップ３０５
で待機する。以上のように構成されたこの実施の形態の
バスコントローラ１の動作について説明する。

【００６８】バスコントローラ１は、ＣＰＵ５からのリ
ードアクセス要求に対しては、要求の行われた順番にデ
ータを返す機能を持つ。つまり、ＣＰＵ５がまずメモリ
７のリードアクセス要求を行い、その後Ｉ／Ｏデバイス
８のリードアクセス要求を行った場合には、ＣＰＵ５に
はメモリ７のリードデータ、Ｉ／Ｏデバイス８のリード
データの順でデータがＣＰＵデータバス１１を介して転
送される。

【００６９】ＣＰＵ５からのリードアクセス要求が、前
回のリードアクセス要求に対応するアクセス中に行われ
た場合には、バスコントローラ制御部２は、ＣＰＵ５が
アクセスを要求しているデータバスがアクセス中のデー
タバスと一致するかを判断してアクセス開始のタイミン
グを制御する。データバスが一致する場合には、現在の
アクセスが完了するのを待って、次のアクセスを行う。

【００７０】ＣＰＵ５がアクセスを要求しているデータ
バスがアクセス中のデータバスと一致しない場合には、
共有バッファ４へのアクセス状況によって、スレーブデ
バイスへのアクセス開始のタイミングを制御する。共有
バッファ４へアクセス可能な場合には、現在のアクセス
とオーバーラップさせる形でアクセスを開始し、共有バ
ッファ４へアクセスできない場合には、ＣＰＵ５へのデ
ータ転送完了を待ってアクセスを開始させる。

【００７１】まず、データバスが一致する場合の具体例
を、図２のアクセスタイミングチャートで示す。ＣＰＵ
５は最初のリードアクセス要求を行うため、ＣＰＵイン
ターフェース制御信号１５の一つであるＣＰＵリードア
クセス要求信号３０（負論理）をサイクル０でアサート
し、同様にＣＰＵインターフェース制御信号１５の一つ
であるＣＰＵアドレス信号３２でメモリ７へのアクセス
であることを示す。ＣＰＵ５はさらに次のリードアクセ
ス要求を、サイクル２でＣＰＵリードアクセス要求信号
３０をアサートして行い、そのアクセス先は前回同様メ
モリ７であり、ＣＰＵアドレス信号３２でメモリ７への
アクセスであることを示す。メモリ７への最初のアクセ
スは、メモリインターフェース制御信号１２の一つであ
るメモリリードイネーブル信号３４（負論理）を、バス
コントローラ制御部２がサイクル１でアサートし、メモ
リアドレス信号３６を出力することにより開始される。
最初のアクセスによりメモリ７からリードされたデータ
はメモリデータバス１７にサイクル４で現われ、ＣＰＵ
５に対してはＣＰＵデータバス１１を介してサイクル４
で転送される。２回目のアクセスは、最初のアクセスが
完了したサイクル５からメモリリードイネーブル信号３
４をアサートして開始し、サイクル８でメモリ７へのア
クセス、およびＣＰＵ５へのデータ転送が完了する。

【００７２】データバスが一致せず、共有バッファ４へ
アクセス可能な場合の具体例を、図３のアクセスタイミ
ングチャートで示す。ＣＰＵ５は最初のリードアクセス
要求を、ＣＰＵリードアクセス要求信号３０をサイクル
０でアサートして行い、ＣＰＵアドレス信号３２でメモ
リ７へのアクセスであることを示す。ＣＰＵ５の２回目
のリードアクセス要求はサイクル２で行われ、アクセス
先はＩ／Ｏデバイス８であり、ＣＰＵアドレス信号３２
でＩ／Ｏデバイス８であることを示す。バスコントロー
ラ制御部２はサイクル１で、メモリリードイネーブル信
号３４をアサートしてメモリ７へのアクセスを開始す
る。さらに、バスコントローラ制御部２は共有バッファ
４へアクセス可能であることを判断して、サイクル３で
Ｉ／Ｏインターフェース制御信号１３の一つであるＩ／
Ｏリードイネーブル信号３８（負論理）をアサートし、
Ｉ／Ｏアクノレッジ信号４１を出力してＩ／Ｏデバイス
８へのアクセスを開始させる。メモリ７のリードデータ
およびＩ／Ｏデバイス８のリードデータはサイクル４
に、それぞれメモリデータバス１７およびＩ／Ｏデータ
バス１８に現われる。サイクル４でメモリ７のリードデ
ータをＣＰＵデータバス１１を介してＣＰＵ５に転送
し、Ｉ／Ｏデバイス８のリードデータを共有バッファデ
ータバス１９を介して共有バッファ４に格納する。そし
て、サイクル５で共有バッファ４に格納されたＩ／Ｏデ
バイス８のリードデータをＣＰＵデータバス１１を介し
てＣＰＵ５に転送する。

【００７３】データバスが一致せず、共有バッファ４へ
アクセス可能でない場合の具体例を、図４のアクセスタ
イミングチャートに示す。ＣＰＵ５からのリードアクセ
ス要求のタイミング、およびメモリ７へのアクセスタイ
ミングは図３の場合と同様であるが、Ｉ／Ｏデバイス８
へのアクセス開始は、メモリ７へのアクセスが完了した
サイクル５からとなり、Ｉ／Ｏデバイス８からＣＰＵ５
へのデータ転送はサイクル６で行われることになる。

【００７４】図３に示した例のように、共有バッファ４
を利用して異なるスレーブバスへのアクセスを共有バッ
ファ４へのアクセスを利用して、オーバーラップして行
った場合は、アクセス要求からデータ転送に至るまでの
時間を短縮することが可能で、この効果はスレーブデバ
イスへのアクセス時間が長く必要な場合ほど大きい。ま
た、バスコントローラ１は、ＣＰＵ５からのライトアク
セス要求に対して、現在スレーブバスへのライトデータ
を先行的に受理する機能を持つ。つまり、ＣＰＵ５がま
ずメモリ７のリードアクセス要求を行い、共有バッファ
４にアクセス可能な場合には、バスコントローラ１は、
ライトアクセスのためのデータをＣＰＵ５からＣＰＵデ
ータバス１１を介して受理し、メモリデータバス１７を
介してメモリ７へのライトアクセスを行う。

【００７５】まず、アクセス中のスレーブバスと異なる
バス（メモリデータバス１７とＩ／Ｏデータバス１８の
うちの使用中でない方）にライトリクエストを行い、共
有バッファ４にアクセス可能な場合の具体例を図５のタ
イミングチャートで示す。ＣＰＵ５は最初にリードアク
セス要求を行うため、ＣＰＵリードアクセス要求信号３
０をサイクル０でアサートし、ＣＰＵアドレス信号３２
でメモリ７へのアクセスであることを示す。ＣＰＵ５は
さらに次のライトアクセス要求を、サイクル２でＣＰＵ
インターフェース制御信号１５の一つであるＣＰＵライ
トアクセス要求信号３１をアサートして行い、そのアク
セス先はＩ／Ｏデバイス８である。また、サイクル２で
ＣＰＵ５はライトデータをＣＰＵデータバス１１を介し
て出力する。バスコントローラ１は共有バッファ４への
アクセスが可能と判断して、ＣＰＵインターフェース制
御信号１５の一つであるＣＰＵライトアクノレッジ信号
３３（負論理）をアサートして、ライトデータを共有バ
ッファ４へ格納する。メモリ７へのアクセスは、サイク
ル１からサイクル４にかけて行われる。つまり、サイク
ル４でメモリ７のリードデータをＣＰＵデータバス１１
を介してＣＰＵ５に転送する。Ｉ／Ｏデバイス８へのア
クセスは、Ｉ／Ｏインターフェース制御信号１３の一つ
であるＩ／Ｏライトイネーブル信号３９（負論理）を、
バスコントローラ制御部２がサイクル３でアサートし、
Ｉ／Ｏアクノレッジ信号４１、およびＩ／Ｏデータバス
１８からライトデータを出力することにより開始され、
サイクル３で終了する。

【００７６】アクセス中のスレーブバスと異なるバスに
ライトリクエストを行い、共有バッファにアクセス可能
でない場合の具体例を図６のタイミングチャートで示
す。図５の場合と異なるのは、ＣＰＵライトアクノレッ
ジ信号３３がアクセスの完了したサイクル３でアサート
される点である。アクセス中のスレーブバスにライトリ
クエストを行い、共有バッファ４へアクセス可能な場合
の具体例を、図７のアクセスタイミングチャートで示
す。ＣＰＵ５のリードリクエストはサイクル０で行わ
れ、メモリ７へのリードアクセスはサイクル４で完了す
る。ＣＰＵ５のメモリ７へのライトリクエストはサイク
ル２で行われ、バスコントローラ１は共有バッファ４へ
のアクセス可能と判断して、ＣＰＵインターフェース制
御信号１５の一つであるＣＰＵライトアクノレッジ信号
３３（負論理）をアサートして、ライトデータを共有バ
ッファ４へ格納する。メモリ７へのライトアクセスは共
有バッファ４のデータを用いて、サイクル５からサイク
ル８で行われる。

【００７７】アクセス中のスレーブバスにライトリクエ
ストを行い、共有バッファ４へアクセス可能でない場合
の具体例を、図８のアクセスタイミングチャートで示
す。ＣＰＵ５のリードリクエストはサイクル０で行わ
れ、メモリ７へのリードアクセスはサイクル４で完了す
る。ＣＰＵ５のメモリ７へのライトリクエストはサイク
ル２で行われ、バスコントローラ１は共有バッファ４へ
のアクセス可能でない判断して、ＣＰＵインターフェー
ス制御信号１５の一つであるＣＰＵライトアクノレッジ
信号３３をアサートしない。ＣＰＵ５はＣＰＵライトア
クセス要求信号３１をライトアクセスが終了するサイク
ル８までアサートし続け、ＣＰＵライトアクノレッジ信
号３３がアサートされたサイクル８でアクセス完了を判
断する。

【００７８】図６に示した例のように、ライトアクセス
を共有バッファ４へのアクセスを利用して、ＣＰＵ５が
突き放してしまうことにより、ＣＰＵ５は次の動作に早
く移ることができる。なお、バスコントローラ１は、図
１８に示すようにリードバッファ２４０，２４２、スト
アバッファ２４１，２４３を持った構成にすることも可
能である。この場合には、リードバッファ２４０，２４
２、ストアバッファ２４１，２４３で格納できるサイズ
の転送データについては、共有バッファ４に退避する必
要がないので、マスターデータ転送制御部１０２の制御
フローチャートは図１９のようになる。

【００７９】図１９の制御フローチャートが図１１のも
のと異なるのは、ステップ２５０，２５１を有する点で
ある。ステップ２５０では、リードアクセスの転送デー
タサイズが、リードバッファ２４０もしくは２４２のサ
イズで格納可能かを調べる。図１８の例では、リードバ
ッファ２４０，２４２を１ワード分として、アクセス要
求がバースト転送か否かで格納可能かの判断を行ってい
る。バーストであった場合にはステップ５５、そうでな
い場合にはステップ５７へ遷移する。

【００８０】ステップ２５１でも同様に、ライトアクセ
スの転送データサイズが、ストアバッファ２４１もしく
は２４３のサイズで格納可能かをバースト転送か否かで
判断する。バーストであった場合にはステップ７５、そ
うでない場合にはステップ７７へ遷移する。また、図２
０に示すようにマスターデバイスであるＣＰＵ５と、ス
レーブデバイスであるメモリ２６０とがデータバスを共
有する構成のシステムにおいては、メモリ２６０へのア
クセスをバスコントローラ１が一括して行うためには、
ＣＰＵ５とバスコントローラ１、メモリ２６０とバスコ
ントローラ１の間のデータ転送を異なる時間に分けて行
わないと、データの衝突が発生する。この場合、共有バ
ッファ４を利用して、データを退避させることによっ
て、ＣＰＵ５とメモリ２６０との間のデータ転送が可能
である。マスターデータ転送制御部１０２の制御フロー
チャートは図２１のようになる。

【００８１】図２１の制御フローチャートが図１１のも
のと異なるのは、ステップ２７０〜２７５を有する点で
ある。ステップ２７０ではアドレスデコード結果から、
要求を行ったマスターデバイスと、要求先のスレーブバ
スが一致するかを判断する。一致した場合は、ステップ
２７１に、一致しない場合はステップ５３に遷移する。

【００８２】ステップ２７１では、アクセス要求がバー
スト転送か否かでリードバッファ２６１に格納可能なデ
ータ転送であるかを判断する。バーストであった場合は
ステップ２７２に遷移して共有バッファ４へのアクセス
要求を行い、バーストでない場合にはステップ５３へ遷
移する。ステップ２７２では、ステップ５９と同様、共
有バッファ４へのアクセス要求とアクセス要求の許可の
判断を行う。アクセスが許可された場合は、ステップ５
７に遷移し、許可されない場合はステップ２７２で待機
する。

【００８３】ステップ２７３では、ステップ２７０と同
様アドレスデコード結果から、要求を行ったマスターデ
バイスと、要求先のスレーブバスが一致するかを判断す
る。一致した場合は、ステップ２７４に、一致しない場
合はステップ７３に遷移する。ステップ２７４では、ア
クセス要求がバースト転送か否かでストアバッファ２６
２に格納可能なデータ転送であるかを判断する。バース
トであった場合はステップ２７５に遷移して共有バッフ
ァ４へのアクセス要求を行い、バーストでない場合には
ステップ７３へ遷移する。

【００８４】ステップ２７５では、ステップ７５と同
様、共有バッファ４へのアクセス要求とアクセス要求の
許可の判断を行う。アクセスが許可された場合は、ステ
ップ５７に遷移し、許可されない場合はステップ２７５
で待機する。

【００８５】

【発明の効果】請求項１記載のバスコントローラによれ
ば、共有バッファをＤＭＡバッファとして利用すること
によって、ＤＭＡバッファ以外にストアバッファやリー
ドバッファを持つ場合に比べ、回路規模を小さくする効
果がある。請求項２記載のバスコントローラによれば、
同一のデータバスを共有するマスターデバイスとスレー
ブデバイス間のデータ転送時に、転送されるデータを共
有バッファに退避することにより、マスターデバイスが
スレーブデバイスと直接やりとりすることなく、バスコ
ントローラとのインターフェースだけでデータ転送でき
る効果がある。

【００８６】請求項３記載のバスコントローラによれ
ば、バスコントローラが有する共有バッファをリードバ
ッファとして利用することによって、同一のマスターデ
バイスから、異なるスレーブバスへ続けてリードアクセ
ス要求が行われた場合に、後に出された要求に対応する
アクセスを、共有バッファ経由で行うことにより、異な
るスレーブバスへのアクセスを並行して行って、先行す
るアクセスの完了待ちのぺナルティをなくし、アクセス
を効率的にする効果がある。

【００８７】請求項４記載のバスコントローラによれ
ば、共有バッファをストアバッファとして利用すること
により、マスターデバイスから、現在アクセス中のスレ
ーブバスへライトアクセス要求を行った場合に、ライト
データを共有バッファに退避することにより、マスター
デバイスがライトデータを受け付けられるまで待機する
ペナルティをなくし、マスターデバイスの処理を効率的
にする効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態における情報システムの構
成を示すブロック図である。

【図２】ＣＰＵ５が同一のバスに続けてリード要求を行
った場合のアクセスタイミングを示すタイミングチャー
トである。

【図３】ＣＰＵ５が異なるバスに続けてリード要求を行
い、共有バッファ４がアクセス可能な場合のアクセスタ
イミングを示すタイミングチャートである。

【図４】ＣＰＵ５が異なるバスに続けてリード要求を行
い、共有バッファ４がアクセス可能でない場合のアクセ
スタイミングを示すタイミングチャートである。

【図５】ＣＰＵ５がアクセス中のバスと異なるバスにラ
イト要求を行い、共有バッファ４がアクセス可能な場合
のアクセスタイミングを示すタイミングチャートであ
る。

【図６】ＣＰＵ５がアクセス中のバスと異なるバスにラ
イト要求を行い、共有バッファ４がアクセス可能でない
場合のアクセスタイミングを示すタイミングチャートで
ある。

【図７】ＣＰＵ５がアクセス中のバスにライト要求を行
い、共有バッファ４がアクセス可能な場合のアクセスタ
イミングを示すタイミングチャートである。

【図８】ＣＰＵ５がアクセス中のバスにライト要求を行
い、共有バッファ４がアクセス可能でない場合のアクセ
スタイミングを示すタイミングチャートである。

【図９】バスコントローラ制御部２の構成を示すブロッ
ク図である。

【図１０】マスターインターフェース部１００の制御フ
ローチャートである。

【図１１】ＤＭＡコントローラインターフェース部１０
１の制御フローチャートである。

【図１２】マスターデータ転送制御部１０２の制御フロ
ーチャートである。

【図１３】マスターデータ転送制御部１０３の制御フロ
ーチャートである。

【図１４】ＤＭＡデータ転送制御部１０４の制御フロー
チャートである。

【図１５】スレーブインターフェース制御部１０５の制
御フローチャートである。

【図１６】共有バッファ制御部３の制御フローチャート
である。

【図１７】共有バッファ制御部３とバスコントローラ制
御部２および共有バッファ４との接続関係を示すブロッ
ク図である。

【図１８】本発明の第２の実施の形態における、リード
バッファおよびストアバッファを有する情報システムの
構成を示すブロック図である。

【図１９】リードバッファおよびストアバッファを有す
る場合のマスターインターフェース部１００の制御フロ
ーチャートである。

【図２０】本発明の第３の実施の形態における、ＣＰＵ
５がメモリ２６０とデータバスを共有する情報システム
の構成を示すブロック図である。

【図２１】ＣＰＵ５がメモリ２６０とデータバスを共有
する場合のマスターインターフェース部１００の制御フ
ローチャートである。

【図２２】従来例における情報システムの構成を示すブ
ロック図である。

【符号の説明】

１バスコントローラ２バスコントローラ制御部３共有バッファ制御部４共有バッファ５ＣＰＵ６ＤＭＡコントローラ１１ＣＰＵデータバス１２メモリインターフェース制御信号１３Ｉ／Ｏインターフェース制御信号１４共有バッファアクセス制御信号１５ＣＰＵインターフェース制御信号１６ＤＭＡコントローラインターフェース制御信号１７メモリデータバス１８Ｉ／Ｏデータバス１９共有バッファデータバス２０共有バッファ制御部インターフェース制御信号３０ＣＰＵリードアクセス要求信号３１ＣＰＵライトアクセス要求信号３２ＣＰＵアドレス信号３３ＣＰＵライトアクノレッジ信号３４メモリリードイネーブル信号３５メモリライトイネーブル信号３８Ｉ／Ｏリードイネーブル信号３９Ｉ／Ｏライトイネーブル信号４０メモリアクノレッジ信号４１Ｉ／Ｏアクノレッジ信号１００マスターインターフェース部１０１ＤＭＡコントローラインターフェース部１０２マスターデータ転送制御部１０３マスターデータ転送制御部１０４ＤＭＡデータ転送制御部１０５スレーブインターフェース制御部１１０バスアクセスフラグ１１１バスアクセスフラグ１１２バスアクセスフラグ１１３リードアクセスフラグ１１４リードアクセスフラグ１１５リードアクセスフラグ１１６共有バッファアクセスフラグ１１７共有バッファアクセスフラグ１２０アクセス要求フラグ１２１アクセス要求フラグ１２２アクセス許可フラグ１２３アクセス許可フラグ１２４アクセス終了フラグ１３０ソースアクセス要求信号１３１デスティネーションアクセス要求信号１３２ＤＭＡアドレス信号１３３共有バッファアクセス要求信号１３４共有バッファアクセス許可信号２０１共有バッファアクセス要求信号２０２共有バッファアクセス許可信号２４０リードバッファ２４１ストアバッファ２４２リードバッファ２４３ストアバッファ２６０メモリ２６１リードバッファ２６２ストアバッファ４０１リードアクセス信号４０２ライトアクセス信号４１０リードイネーブル信号４１１ライトイネーブル信号

Claims

【特許請求の範囲】

【請求項１】マスターデバイスとスレーブデバイスと
の間のデータ転送と、スレーブデバイス間のＤＭＡ転送
とに用いられるバスの制御を行うためのバスコントロー
ラであって、前記ＤＭＡ転送時における前記バス上で転送されるデー
タを一時的に格納するための共有バッファと、マスターデバイスからのアクセス要求に基づいて、スレ
ーブデバイスへのアクセスの制御を行い、前記共有バッ
ファへのデータの格納を要求する共有バッファアクセス
要求信号を出力するバスコントローラ制御部と、前記共有バッファアクセス要求信号に基づいて、前記共
有バッファへのアクセスが可能である場合には、前記バ
スコントローラ制御部に対し前記共有バッファへのアク
セスを許可する共有バッファアクセス許可信号を出力
し、前記共有バッファへのアクセスの制御を行う共有バ
ッファ制御部とを備えたことを特徴とするバスコントロ
ーラ。
【請求項２】マスターデバイスが、同一のデータバス
を共有するスレーブデバイスに対してアクセス要求を行
った場合、バスコントローラ制御部が共有バッファアク
セス要求信号を出力し、これに対して共有バッファ制御
部が共有バッファにアクセス可能な場合には、共有バッ
ファアクセス許可信号を出力し、マスターデバイスとス
レーブデバイス間で転送されるデータを共有バッファに
格納することを特徴とする請求項１記載のバスコントロ
ーラ。
【請求項３】マスターデバイスがバスの異なるスレー
ブデバイスへのリードアクセス要求を続けて行った場合
に、バスコントローラ制御部が共有バッファアクセス要
求信号を出力し、これに対して共有バッファ制御部が共
有バッファにアクセス可能な場合には、共有バッファア
クセス許可信号を出力し、前記共有バッファアクセス許
可信号を受けた前記バスコントローラ制御部がバスの異
なる複数のスレーブデバイスへ並行してアクセスを行
い、前記共有バッファ制御部がいずれかのスレーブデバ
イスからのリードデータを前記共有バッファに格納する
ことを特徴とする請求項１または２記載のバスコントロ
ーラ。
【請求項４】マスターデバイスがライトリクエストを
行った場合に、バスコントローラ制御部が共有バッファ
アクセス要求信号を出力し、これに対して共有バッファ
制御部が共有バッファにアクセス可能な場合には、共有
バッファアクセス許可信号を出力し、マスターデバイス
からのライトデータを前記共有バッファに格納すること
を特徴とする請求項１または２記載のバスコントロー
ラ。