JPS62140135A - デイスクメモリデバイスのアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は磁気ディスクや光ディスクなどのファイルメモ
リを使用する情報処理装置に用いられるアクセス制御装
置に関するものである。

（従来技術） 上記磁気ディスクや光ディスクなどのファイルメモリは
年々大容量化を進めており、情報処理システムの中でも
大きなコスト比率を占めつつある。このようなファイル
メモリの大容量化は情報処理システムの中の多くのター
ミナルや小型コンピュータに必要な情報を一括フアイル
する事を可能にする。ファイルの共有化によって、ファ
イルの利用効率を高める事を許す。

しかしながら、大容量化するファイルメモリのアクセス
時間は余り減少していない。ファイルメモリのコストの
大きさを制限すると、アクセス時間は増える事があって
も、減少させる事は難がしい。そのために、多くのター
ミナルからのファイルメモリのアクセス要求の頻度が高
くなると、各ターミナルでのユーザから見たレスポンス
時間は段々と長くなるという問題が発生している。

この問題に対して、ファイルメモリのスループットを高
める方法がいくっがの論文で報告されている。たとえば
、ショーテスト・シーク・タイムファースト（Ｓｈｏｕ
ｔｅｓｔ　Ｓｅｅｋ−Ｔｉｍｅ　Ｆｉｒｓｔ、以後５Ｓ
ＴＦと略す）のディスク・アクセスのスケジューリング
・アルゴリズムはこの問題の解決に有効な方法であり、
以下の論文に紹介されている。

・スプリング・ジヨイント・コンピュータ・コンファラ
ン　　ス（Ｓｐｒｉｎｇ　Ｊｏｉｎｔ　Ｃｏｍｐｕｔｅ
ｒ　Ｃｏｎｆｅｒｅｎｃｅ、１９６７、ｐ。

ｐ９〜２１） 、アイ・イー・イー・イー件うンザクションズ・オン・
マグネティクス（ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ
　ｏｎ　Ｍａｇｎｅｔｅｉｃｓ　Ｖｏｌ。

Ｍａｇ−１４，Ｎｏ２．　Ｍａｒｃｈ　１９７８．　ｐ
、ｐ３７〜４０）これらの文献は５ＳＴＦのアルゴリズ
ムに従ってファイルメモリをアクセスすればファイルメ
モリのスループットが高まる事を示しているが、それを
実現するための装置構成とがハードウェアを示していな
い。したがって、アクセス要求のあったファイルメモリ
のアドレスをキューイングレジスタ（待ち合）っせ用の
アドレスレジスタ）に貯え、その中でシーク時間の最も
短かいアドレスをサーチして、見つかったアドレスに対
して読取り・書込み（以下Ｒ／Ｗと略す）動作のサービ
スを実行するための複雑なアクセス制御装置あるいはソ
フトウェアを使わなければ、５ＳＴＦのアルゴリズムを
実行できなかった。このために、５ＳＴＦのアルゴリズ
ムを用いたファイルメモリの経済的な実現方法の実例は
少ない。

（発明が解決しようとする問題点） 本発明の目的はファイルメモリのスループットを高める
ための５ＳＴＦアルゴリズムのハードウェアによる経済
的な実現技術を提供する事にある。さらに、詳細に説明
すると、本発明の目的は従来、ハードウェアによって経
済的に実行させる事の難かしかった５ＳＴＦのアルゴリ
ズム、すなわちシーク時間の短かいトラックから順にＷ
動作のサービスを行なえるようにする手順を自動的に実
現できるようにすることにある。

（問題点を解決するための手段） したがって、本発明のディスク・メモリデバイスのアク
セス制御装置は以下のように構成される。

すなわち複数セクタを含む記憶トラックを備えたメモリ
ディスクとこのメモリディスク上の任意の記憶トラック
上に位置付けられるＲ／Ｗ（読取りまたは書込み）ヘッ
ドとこれにつながる〜Ｗ回路とデータファーマット制御
手段とを備えたディスク・メモリテ゛バイスのアクセス
制御装置であって、前記Ｒ／Ｗヘッドの下にある記憶ト
ラックのアドレス保持手段と、セクタのアドレス保持手
段と、要求トラックアドレス格納手段と、要求セクタア
ドレス格納手段と、トラックアクセスマーク記憶手段と
、セクタアクセスマーク記憶手段と、トラックアクセス
マーク記憶手段のアドレス入力端子を通常はトラックの
アドレス保持手段に、アクセス要求到着時は要求トラッ
ク・アドレス格納手段に接続される第１のアドレススイ
ッチ手段と、セクタ・アクセス・マーク記憶手段のアド
レス入力端子を通常はセクタのアドレス保持手段に、ア
クセス要求到着時は要求セクタ・アドレス格納手段に接
続される第２のアドレススイッチ手段と、トラック・ア
クセス・マーク記憶手段に接続され、Ｒ／Ｗ回路と位置
制御回路を制御する第１のマークビット読取り手段と、
セクタ・アクセス・マーク記憶手段に接続され、前記デ
ータフォーマット制御手段を制御する第２のマークビッ
ト読取り手段とを備えることを特徴とするディスクメモ
リデバイスのアクセス制御装置である。

（作用） 本発明は以上の装置構成によって、多数のアクセス要求
をユーザに待たせる事なく受付けて、シーク時間と回転
待ち時間の短かい方のセクタから順にＷ動作のサービス
を実行する事を可能にする。以下図面に従って本発明の
より詳細な説明を行なう。

第１図は本発明の装置構成例を示す。これは光ディスク
や磁気ディスクなどのメモリディスク１１１と直接周辺
回路を含むディスク・メモ１月デバイス１１０と、デー
タフォーマツティングを中心とするミクロなディスク・
コントロール部１２０と、ホスト・コンピュータ１４０
とのインターフェースを中心とするマクロなディスク・
コントロール部１３０と、アクセス制御部１５０とから
成る。メモリディスク１１１は多数の記憶トラック１１
２を含む。複数のメモリディスク１１１における対応す
る記憶トラック１１２はシリンダと呼ばれる。各トラッ
ク１１２の中には多数のセクタ−１１３単位の情報がＲ
／Ｗ（読取り／書込みの略）へラド１１４を介して格納
されている。Ｗへラド１１４は多数枚のメモリディスク
１１１の各面に用意され、アクチュエータ１１８を介し
て一斉に移動する。多数のＲ／Ｗヘッド１１４の中の１
つはサーボトラック情報専用であり、残りはユーザ情報
の格納に使われ、選択的にＲ／Ｗ回路１１５に接続され
る。ＲＡｉＶヘッド１１４を指定のシリンダまたは記憶
トラック位置へ接近させ、そのトラック上にゆらぎなく
位置付けるためにはサーボ制御回路１１６と位置制御節
回路１１７が使われる。サーボ制御回路１１６はＲ／Ｗ
ヘッド１１４の−を固定するために、サーボトラック情
報専用のＷへラド１１４の出力するサーボ信号を使う。

すなわち、トラック上のＷヘッド１１４から出力される
サーボ信号の振巾を大きく、トラック間の＆Ｗヘッド１
１４から出力されるサーボ信号振巾を小さくなるように
、サーボトラック情報を書込んで置くと、Ｗヘッド１１
４の位置を安定に固定できる。サーボ制御回路１１６は
サーボ信号振巾を大きく保つようにアクチュエータ１１
８駆動を制御する。

Ｒ／Ｗへラド１１４のトラック位置を変更させたい時に
は、トラック位置を計数し、要求トラック位置との差を
出力する位置制御回路１１７を使う。それによって、サ
ーボ制御回路１１６へ論へラド１１４の移動方向を指示
する。誦ヘッド１１４の移動に伴ったサーボ信号の振巾
の変化は位置制御回路１１７に送られ、トラック位置の
計数に使われる。ここでは、〜Ｗヘッド１１４が内側シ
リンダ外側シリンダまでの全シリンダを走査するように
移動し、その後、外側シリンダから内側シリンダまでの
全シリンダを走査するように移動し、以上を繰返えす。

〜Ｗ回路１１５は多数の論へラド１１４に接続されてい
るが、その中のヘッド番号で指定されたＲ／Ｗヘッド１
１５を介してその下の記憶トラック１１２への情報の扉
動作をサービスする。この〜Ｗ回路１１５は情報の変調
・復調の機能とタイミングのクロック信号の抽出の機能
を持ったものである。Ｒ動作とＷ動作のいずれかの指示
に従って、Ｒ動イｙかＷ動作を実行する。

メモ１ルデイスク１１１を回転させるための回転駆動回
路１１９はスピンドル・モータと電源回路の他に回転速
塵を一定に保つ制御回路やメモ１ルデイスク１１１の回
転角度をコーディングして出力するロータ１ルエンコー
ダなどを含んでいるとする。

ミクロなディスクコントロール部１２０はデータフォー
マド制御手段であって、エラーチェックやエラー訂正の
ための符号化・復号化を行なうＦＣＣ（エラー・コレク
シ白ン・サーキットの略）１２１と直並列変換（Ｓｅｒ
ｉａｌ／Ｐａｒａｒｒｅｌ／Ｃｏｎｖｅｒｔｅｒ）１２
２やデータバッファ１２３並びにフォーマツティングの
処理を行なうＣＰＵ（Ｃｅｎｔｒａｌ　ＰｒｏｃＣｓｓ
ｉｎｇ　Ｕｎｉｔ）１２４とを備えたものである。

一方、マクロなディスクコントロール部１３０はホスト
・コンピュータ１４０とのインターフェースをベースと
しており、コマンドルジスタ、ステータス・レジスタ、
リザルト・レジスタデータレジスタを含んだインターフ
ェース回路１３１と、コマンド転送、データ転送、リザ
ルト転送やデータのＲ／Ｗ時のバス制御を行なうＤＭＡ
（ダイレクト・メモ１月アクセス）制御回路１３２と、
マイクロ・プログラムを貯えるＲＯＭ１３３と、Ｗデー
タの一時記憶を行なうＲＡＭ１３４と内部結合のための
内部バス１３５と、ディスク装置全体の制御を行なうＭ
ＰＵ１３６とを備えたものである。

左下に示すアクセス制御装置１５０はＲ／Ｗヘッド１１
４の位置制御回路１１７がら各時刻における＆Ｗヘッド
１１４の位置アドレスを検知してホールドするシリンダ
位置カウンタ１５３と、回転駆動回路１１９のロータリ
・エンコーダからＣＰＵ１１２４を介して検知するセク
ターアドレスをホールドするセクタ位置カウンタ１５４
と、要求トラック・アドレスを受付けるアドレス・レジ
スタ１５１と、要求セクタ・アドレスを受付けるアドレ
ス・レジスタ１５２と、アドレス・スイッチ１５５．１
５６と、トラック・アクセス・マークＲＡＭ１６１とセ
クタ・アクセス・マークＲＡＭ１６２と、それぞれつな
がるマークビット書込み回路１５７と、マークビット読
取り回路１５８とから成っている。

トラック・アクセス・マークＲＡＭ１６１とセクタ・ア
クセス・マークＲＡＭ１６２はそれらのアドレス入力端
子がそれぞれアドレス・スイッチ１５５とアドレス・ス
イッチ１５６を介し、アクセス要求発生時は、要求トラ
ックのアドレス・レジスタ１５１と要求セクタのアドレ
ス・レジスタ１５２に接続され、その他の時はアドレス
・カウンタ１５３と１５４に接続される。これらのアク
セス、マ、−りＲＡＭ１６１．１６２は、アクセス要求
を受は付ける時には書込みモードになり、それ以外の時
は読取りモードになる。このような２つのアクセス・マ
ークＲＡＭの使用が本発明のアクセス制御装置での５Ｓ
ＴＦのアルゴリズムの実現を可能にする。

第２図（ａ）、　（ｂ）はアクセス・マーク記憶手段に
格納されるアクセス要求の内容を示す。（ａ）は各トラ
ックに対するアクセス要求の内容を、（ｂ）は各セクタ
に対するアクセス要求の内容を示している。トラックア
ドレスはシリンダアドレスとヘッドＮｏ、コードとから
成る。第２図（ａ）に格納されるアクセス要求の内容は
各トラックに対するアクセス要求の有無を示す要求マー
クビット２０１と、アクセス要求発生源のホストコンピ
ュータ１４０のメモリエリヤを示す転送先アドレス２０
２とから成る。これらの内容をトラック・アクセス・マ
ークＲＡＭ１６１に書込む時には、シリンダ・アドレス
とヘッドＮｏ、（Ｒ／Ｗヘッド１１４の選択コード）の
両方のアドレスコードによってトラックを指定し、各ト
ラックに対するアクセス要求の有無を示すマークビット
２０１と転送先アドレス２０２を書込む。

しかし、トラック・アクセス・マークＲＡＭ１６１の内
容を読出す時には、シリンダ位置カウンタ１５３の内容
で指示されるシリンダ・アドレスのカウント・アップま
たカウンタ・トダウンの都度、ヘッドＮｏ、コードを走
査し、要求マークビットが“１”になると、その時のシ
リンダ・アドレスとヘッドＮｏ、コードをホールドし、
〜Ｗヘッド１１４の位置を固定する。

第２図（ｂ）に格納されるアクセス要求の内容は各セク
タに対するＲ動作要求マークビット２１１とＷ動作要求
マークビット２１２とから成る。この内容をトラック・
アクセス・マークＲＡＭ１６２に書込む時には、トラッ
ク・アドレスとセクタ・アドレスとヘッドＮｏ。

コードによってセクタを指定して、各セクタに対するア
クセス要求の有無を示すマークビット２１１と２１２を
書込む。マークビット２１１と２１２の読取りは第２図
（ａ）のトラック・アクセス・マークＲＡＭ１６１のア
ドレス入力端子に入力されるシリンダ・アドレスとヘラ
）’Ｎｏ、コードに合わせて、セクタ位置カウンタ１５
４をセクタ・アクセス・マークＲＡＭ１６２のアドレス
入力端子に与えて、マークＲＡＭ１６２をアクセスする
事によるが、これはトラック・アクセス・マークＲＡＭ
１６１から読出された要求マークビットが“１”の時に
のみ実行される。

ここで、第１に戻って、第１図における要求セクタのＷ
動作がどのように行なわれるかを説明する。多数のアク
セス要求を次々に受は付けて、アクセス時間の短かい方
から順次にサービスするアルゴリズムは２つのアクセス
・マークＲＡＭ１６１を１６２を用いて実現される、。

以下に、第１図の動作のより具体的な説明を行なう。

まず、ホストコンピュータ１４０からのアクセス要求の
コマンドはインタフェース回路１３１を介してＤＭＡ制
御回路１３２の制御によってＲＡＭ１３４へ転送され、
割込みによりＭＰＵ１３６へ渡される。ＭＰＵ１３６が
コマンドを解読し、その結果に従ってＲＯＭ１３３をア
クセスし、マイクロプログラムに従って、アクセス要求
の内容をアドレス、レジスタ１５１．１５２とマークビ
ット書込み回路１５７にセットする。すなわち、アドレ
ス・レジスタ１５１と１５２にそれぞれ要求トラック。

アドレスと要求セクタ・アドレスを、トラック・アクセ
ス・マークＲＡＭ１６１には論ヘッド毎に要求マークビ
ットをホストコンピュータ１４０の中のテ゛−タ＋各納
エリヤをしめすアドレスコードとを、セクタ・アクセス
・マークＲＡＭ１６２には各セクタ、アドレスに対応ず
けてＲ動作とＷ動作に対するアクセス要求の有無を示す
要求マークビットを設定する。そして、アクセス要求の
内容の設定が終わると、アドレス・スイッチ１５５と１
５６がそれぞれアドレス・レジスタ１５１と１５２をア
クセスマークＲＡＭ１６１と１６２のアドレス入力端子
へ接続するように切換え、要求マークビットとアドレス
コードの書込む動作を実行する。その後で、アドレス・
スイッチ１５５と１５６が元の状態に戻り、アイクロプ
ログラムに従ったＭＰＵ１３６によるアクセス要求受付
は処理が終了する。アクセス要求受付は処理はホストコ
ンピュータ１４０からのアクセス要求の発生の都度、待
たせる事なく実行される。

アクセス要求のない期間では、アクセスマークＲＡＭ１
６１と１６２のアドレス入力端子がアクセス・スイッチ
１５５と１５６を介してそれぞれトラック位置カウンタ
１５３とセクタ位置カウンタ１５４に接続されている。

トラック位置カウンタ１５３は内側から外側までの全シ
リンダを走査しながら往復運動するＷへラド１１４のシ
リンダ位置を監視している。このカウンタ１５３の内容
が１ビツトずつカウント・アップまたはカウント・ダウ
ンする都度、トラック・アクセス・マークＲＡＭ１６１
が駆動され、第２図（Ｃ）で示したように、その時の各
Ｗヘッド１１４の下にあるトラックに対するアクセス要
求を示す要求マークビットが読出される。トラック・ア
クセス・マークＲＡＭ１６１の読取り出力における要求
マークビットが１１１１＋の時には、セクタ・アクセス
・マークＲＡＭ１６２の読取り出力の要求マークビット
がチェックされる。

セクタ・アクセス・マークＲＡＭ１６２のアドレス入力
端子はアクセス要求の受付は処理を行なわない期間には
セクタ位置カウンタ１５６に接続されていて、メモリデ
ィスク１１１の回転に伴って一定時間後にＷヘッド１１
４の下を通過しようとするセクタのアドレスを受付けて
いる。

セクタ・アクセス・マークＲＡＭ１６２の読取り出力に
おける要求マークビットはＲ動作に対するものとＷ動作
に対するものに分かれ、これが０″の時には、詭へラド
１１４の下のセクタ１１３に対するＲ／Ｗ動作を無視し
、各セクタ１１３のＩＤコードの読み飛ばしを行なう。

Ｒ動作の要求マークビットが“１”の時には、一定時間
後にＲ／Ｗヘッド１１４の下に到来するセクタ１１３の
Ｒ動作を開始されるべく、ＭＰＵ１３６に割込みをかけ
、ＲＯＭ１３３をアクセスし、そこから読出されるマイ
クロプログラムに従って、ＣＰＵ１２４を働かせる。Ｃ
ＰＵ１２４に制御権が移ると、まずは＆Ｗ回路１１５を
Ｒ動作モードにし、その出力をそれから抽出されるクロ
ック信号と共に、ＥＣＣ１２１に送り、さらにシリアル
・パラレル変換回路１２２に送って、バイト単位で、バ
ッファメモリ１２３に貯える。そこまでに至る過程で、
セクタ１１３のＩＤ部をチェックし、セクタ位置カウン
タ１５４の内容との照合をとって、目的のセクタである
ことの確認をとる。確認がとれると、制御権がＣＰＵ１
２４からＭＰＵ１３６に移り、セクタがＲＡＭ１３４に
移る。そして、ＤＭＡ１３２を働かせ、ホストコンピュ
ータ１４０に割込みをかけ、トラック・アクセス・マー
クＲＡＭ１６１の出力する転送先メモリエリア・アドレ
スコードをホスト・コンピュータ１４０に送る。その後
、ＲＡＭ１３４の中のセクタ単位のデータはインターフ
ェース回路１３１を通して１バイトずつデータ転送要求
信号に合わせてホストコンピュータ１４０の中の指定さ
れたメモリエリヤに送ら゛れる。データ転送が終り次第
、Ｒ動作処理が終る。

Ｗ動作に対する要求マークビットが゛°１パの時には、
制御権をＭＰＵ１３６に戻し、トラック・アクセス・マ
ークＲＡＭ１６１の出力メモｌハエリヤ・アドレスコー
ドで指定されるホストコンピュータ１４０のメモリから
書込みデータをバイト単位でデータ転送要求信号に合わ
せてインタフェース回路１３１へ転送させる。

ＲＡＭ１３４に１セクタ分の書込みデータが揃うと、制
御権をＭＰＵ１３６からＣＰＵ１２４に移し、書込みデ
ータをバッファメモリ１２３に置いて、詭回路１１５か
ら読出されるデータ５ｙｎｃ（周期）フィールドの後の
セクタＩＤ部をチェックし、それとセクタ位置カウンタ
１５４との差が指定値になっている事の確認をとる。

確認がとれると、論回路１１５をＷ動作モードに設定し
、バッファメモリ１２３の中の書込みデータをシリアル
パラレル変換回路１２２とＥＣＣ１２１を介してＷ回路
１１５へ送り、Ｗへラド１１４から指定トラックの指定
セクタ位置に書き込みを実行する。１セクタ分の書込み
が終ると、Ｗ動作処理が終了する。制御権はＭＰＵ１３
６に戻る。

なお、Ｗ動作の要求マークビットはそれによって準備さ
れる書込みデータ（セクタ）準備されるまでの時間だけ
余裕を見て早目に出力される必要がある。したがって、
Ｗ動作の要求マークビットをセクタ・アクセス・マーク
ＲＡＭ１６２に書込む際には、要求アドレスコードを２
〜４セクタ分だけ少な目にしてそのアドレスの所にマー
クピッド１′′を書込んで置く必要がある。Ｒ動作の要
求マークビットもＷ動作の時と同様に早目に出力される
必要があるが、Ｗ動作の時よりは短か目で良い。ここで
は、マークビット発生からＷ動作開始までの時間をＲ動
作とＷ動作の両方のモードで同じであるとしている。勿
論、２つのモードの間で差を持たせることはマークビッ
ト読取り回路の方の遅延回路のモードによる切換えによ
って、容易に達成できる。

第３図はアクセス制御の状態遷移図である。

Ｗへラド１１４の位置は外側シリンダ１１２と内側シリ
ンダ１１２の間のシリンダを往復しながら、変化する。

これに伴って変化するシリンダ・アドレスがカウンタ１
５３で常に表示されている。そのシリンダ・アドレスに
対するアクセス・マークＲＡＭ１６１の読取り結果で、
アクセス要求マークビットが０″の時（ステータスＰＬ
）の制御状態Ｓ１とする。この状態では、ミクロなディ
スクコントロール部１２０は何の働きをしなくて良い。

状９３１の時に、ホスト・コンピュータ１４０からアク
セス要求（ステータスＰ２）が発生するとその要求の内
容はＤＭＡ制御回路１３２の働きによって、ＭＰＵ１３
６に割込みをかけ、インタフェース回路１３１からアク
セス要求内容がアドレスレジスタ１５１゜１５２とマー
クビット書込む回路１５７にセットされる。このような
割込み処理の制御状態Ｓ２とする。

この期間に、アクセスマークＲＡＭ１６１と１６２は第
２図に示されたような形で、アクセス要求内容を貯える
。書込みが終わると、状態はＳ２から８１に戻る。状態
Ｓ１の時に、アクセス・マーク記憶手段１６１の要求マ
ークビットが“１”になる時（ステータスＰ３の時）は
、Ｒ／Ｗへラド１１４の位置を固定するように、位置制
御回路１１７に指令を送り、アクセス・マークＲＡＭ１
６２の方から読出されるＲ／Ｗマークビットのチェック
を開始させる。それと共に、アクセス・マークＲＡＭ１
６１の出力する転送先（メモリエリア）アドレスをホス
ト・コンピュータ１４０へ転送する。従って、当然の事
ながら、ＤＭＡ１３２に割込みを掛けて、転送先アドレ
スコードをインタフェース回路１３１から指定のホスト
コンピュータ１４０へ転送させる。この状態を８３とす
る。転送先アドレスコードの転送は１ｐｓｅｃ程度で完
了する。

状態Ｓ３の時に、第２アクセス・マーク記憶手段１６２
の出力するＲ／Ｗマークビットが１′′になる（ステー
タスＰ３の）時は、その時のヘッドＮｏ、コードがＲ／
Ｗ回路１１５に送られ、選択されたヘッド１１４に対し
て、ミクロなディスク・コントロール部１２０が■Ｗ動
作サービスを開始する。この状態を８４とする。セクタ
単位でＲ／Ｗ動作サービスが終わると、状態はＳ４から
８３に戻る。

状態８４．　Ｓａはトラック−周の期間だけ続くと、状
９３１に戻るが、状態Ｓ３の期間に、ホスト・コンピュ
ータ１４０からアクセス要求があれば、それの受付けも
可能である。というのは、ＭＰＵ１３６はミクロなディ
スク・コントロール部１２０からセクタ単位のデータの
〜Ｗ動作開始の割込み要求が起こり得る期間を除いては
ホスト・コンピュータ１４０からのアクセス要求を受付
けても、Ｒ／Ｗ動作に支障がないからである。

状ｇ３４でのアクセス要求の受付けは困難である。しか
し、状態Ｓ４にある期間はセクタ当り０゜２５ｍ５ｅｃ
程度である。したがって、アクセス要求受付けの平均待
ち合わせ時間はＳ４にある期間の半分程度であり、ユー
ザから見て全く気にならない時間である。

（発明の効果） ディスク・メモリ・デバイス１１０の性能はトラックの
平均シーク時間Ｔｓとセクタの平均回転待ち時間Ｔｒで
表わされる。シリンダ・ツーシリンダ時間Ｔｔはシリン
ダ・シークの最小時間を意味し、２Ｔｓはシリンダ、シ
ークの最大時間を示す。また、２Ｔｒはディスク１１１
の１周の時間に等しい。多くの固定磁気ディスクメモリ
デバイスではＴｓが約６０ｍ５ｅｃ、　Ｔｒが約８ｍ５
ｅｃ、　Ｔｔが約３ｍ５ｅｃである。シリンダ数が１２
００本、トラック当りのセクタ数が６４程度であり、セ
クタ単位のデータサイズを２５６Ｂとし、ディスク面の
数を８（シリンダ当り８トラツク）とするとスピンドル
当りの記憶容量は約１５７ＭＢになる。

従来のアクセス制御方式のままでは、１つのセクタのア
クセス要求に対する平均アクセス時間Ｔａ　＝　（Ｔｓ
　＋　Ｔｒ）が約６８ｍ５ｅｃになる。故に、１秒間に
１４゜７件以上のアクセス要求しか受付けることが出来
ない。これでは、大容量のディスクメモリデバイス１１
０を多くのパソコンや端末などのホスト・コンピュータ
１４０から共同利用する事が不可能である。

本発明のアクセス制御装置によれば、１秒間に数１０個
のアクセス要求が発生しても、それを受付けることがで
きる。一般にＭ個のアクセス要求待ちが、Ｍ個のシリン
ダに分散して存在する場合には、１セクタ当りの平均ア
クセス時間Ｔａが近似的には２・Ｔｓ Ｔａ＝Ｔｔ＋−＋２−Ｔｒ　　　　　　　　　−（１）
で表わされる。毎秒のアクセス要求の処理数は１／Ｔａ
で制限されるから、Ｍも１／Ｔａ以下に押えられる。そ
こで、Ｍが最高の１／Ｔａに等しい時、Ｍ＝４５、Ｔａ
　：＝　２２ｍ５ｅｃになる。１秒間に４５件ものアク
セス要求を受付けることができることになる。これは、
従来のアクセス制御方式の時の性能の３倍に相当する。

もし、Ｍ個のアクセス要求が（Ｍ／ｎ）個のシリンダに
分散し、各シリンダでｎ個のセクタへのアクセス要求が
局在すると、ｎセクタ当りの平均回転待ち時間が１／ｎ
に減少するので、見掛けのアクセス時間は２ｎ−Ｔｓ　
　　２Ｔｒ Ｔａ　＝　Ｔｔ　＋　−＋−・・・（２）ｎ で表わされる。ｎ＝４であり、毎秒のアクセス要求処理
数１／ＴａがＭに等しいとすると、Ｍ＝＝７４．Ｔａ＝
１３．５ｍ５ｅｃ　　　　　　　　　−（３）となる。

すなわち、１つのシリンダの中に平均で４個の要求セク
ターがあれば、毎秒７４件ものアクセス要求の受付けが
可能になることがわかる。これは従来の方式の性能の５
倍に相当する。

第４図は状態遷移のタイミングの説明図である。

１行目はシリンダのシーク期間をハイ・レベルと対応ず
けて示している。その期間には制御は状態Ｓ１にある。

シーク動作終って、セクタ・サーチ動作が可能となる期
間には制御が状態Ｓ３にある。セクタＷ動作は状態Ｓ３
の期間に可能であり、２行目の細いパルスによってＲ／
Ｗ動作期間が示され、この期間には制御は状態Ｓ４にな
る。アクセス要求の受付は動作期間は３行目の更に細い
パルスによって示され、その期間には制御が状ＩＪ３２
が８２’になる。アクセス要求の到着は全く気ままであ
るが、アクセス要求の受付は処理時間が十分短かいため
に、セクタのＲ／Ｗ動作期間と衝突する確立はきわめて
低い。

以上のように、本発明によれば、多数のユーザからのア
クセス要求をほとんど待たせることなく受付けて、毎秒
数１０個のセクタ論動作の処理サービスを行なわせる事
が可能になる。このために必要となるアクセス制御装置
は６４ＫＢのＲＡＭとカウンタやレジスタとマルチプレ
クサのみで安価に実現できる。

【図面の簡単な説明】 第１図は本発明の装置構成図、第２図はアクセスマーク
記憶手段に格納されるアクセス要求内容の説明図、第３
図はアクセス制御の状態遷移図、第４図は状態遷移のタ
イミング説明図である。 第１図において、 １１０・・・ディスク・メモリ・デバイス、１１１・・
・メモ１ルデイスク、１１２・・・記憶トラック、１１
３・・・セクタ、１１４・・・Ｒ／Ｗヘッド、１１５・
・・Ｒ／Ｗ回路、１１６・・・サーボ制御回路、１１７
・・・位置制御回路１１８・・・アクチュエータ、１１
９・・・回転駆動回路、１２０、・・ミクロなディスク
・コンロール部、１２１・・・エラー訂正回路（ＥＣＣ
）、１２２・・・シリアルパラレル変換回路、１２３・
・・バッファメモリ回路、 １２４−・・ディスク制御用ＣＰＵ（Ｃｅｎｔｒａｌ　
ＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）、 １３０・・・マクロなディスク・コントロール部、１３
１・・・インタフェース回路、 １３２−ＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃ
ｅｓｓ）制御回路、１３３・ＲＯＭ（Ｒｅａｄ　０ｎｌ
ｙ　Ｍｅｍｏｒｙ）。 １３４−ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍ
ｏｒｙ）、１３５・・・内部ハス、１４０・・・ホスト
・コンピュータ、１５０・・・アクセス制御装置、 １５１・・・要求トラック・アドレスルジスタ、１５２
・・・要求セクタ・アドレス・レジスタ、１５３・・・
トラック位置カウンタ、 １５４・・・セクタ位置カウンタ、 １５５・・・トラック・アドレス・スイッチ１５６・・
・セクタ・アドレス・スイッチ１５７・・・マークビッ
ト書込み回路、１５８、１５９・・・マークビット読取
り回路、１６１・・・トラック・アクセス・マークＲＡ
Ｍ、１６２・・・セクタ・アクセス・マークＲＡＭ、２
０１・・件ラック・要求マークビット、２０２・・・転
送先アドレス、 ２１０・・・マルチプレクサ、 ２１１・・・Ｒ動作要求マークビット、２１２・・・Ｗ
動作要求マークビット、５ｌ−０，シリンダ、シーク処
理状態 Ｓ２．８２’・・・アクセス要求受は付は処理状態、Ｓ
３・・・セクタ・シーク処理状態、 Ｓ４・・・セクタ＆Ｗ動作処理状態。 第１図 第２図 （ａ） （ｂ） 第３図 Ｉ Ｐｌ：要求マークビット２０１が・０・Ｐ２：アクセス
要求発生時 Ｐ３：要求マークビット２０１が”１°。 Ｐ４：Ｒ／Ｗ要求マークビット２１１，２１２が”１”
第４図 ５１°５２５３°５２’

Claims (1)

1. 【特許請求の範囲】 複数セクタを含む記憶トラックを備えたメモリディスク
   とこのメモリディスク上の任意の記憶トラック上に位置
   付けられるＲ／Ｗ（読取りまたは書込み）ヘッドとこれ
   につながるＲ／Ｗ回路とデータフォーマット制御手段と
   を備えたディスクメモリデバイスのアクセス制御装置で
   あって、前記Ｒ／Ｗヘッドの下にある記憶トラックのア
   ドレス保持手段と、セクタのアドレス保持手段と、要求
   トラックアドレス格納手段と、要求セクタアドレス格納
   手段と、トラックアクセスマーク記憶手段と、セクタア
   クセスマーク記憶手段と、トラックアクセスマーク記憶
   手段のアドレス入力端子を通常はトラックのアドレス保
   持手段に、アクセス要求到着時は要求トラックアドレス
   格納手段に接続される第１のアドレススイッチ手段と、
   セクタアクセスマーク記憶手段のアドレス入力端子を通
   常はセクタのアドレス保持手段に、アクセス要求到着時
   は要求セクタアドレス格納手段に接続される第２のアド
   レススイッチ手段と、トラックアクセスマーク記憶手段
   に接続され、Ｒ／Ｗ回路と位置制御回路を制御する第１
   のマークビット読取り手段と、セクタアクセスマーク記
   憶手段に接続され、前記データフォーマット制御手段を
   制御する第２のマークビット読取り手段とを備えること
   を特徴とするディスクメモリデバイスのアクセス制御装
   置。 （２）トラックアクセスマーク記憶手段が各トラックに
   対するアクセス要求の有無を示すマークビットの他にＲ
   ／Ｗされるセクタの転送先アドレスを合わせて格納する
   事を特徴とする請求範囲第１項に記載のディスクメモリ
   デバイスのアクセス制御装置。 （３）トラックアクセスマーク記憶手段に入力されるＲ
   ／Ｗヘッドの選択コードがＲ／Ｗヘッドの移動の都度ス
   キャンされ、前記トラックアクセスマーク記憶手段の出
   力が“１”になった時にホールドされ、セクタアクセス
   マーク記憶手段に入力される事を特徴とする請求範囲第
   １項に記載のディスクメモリデバイスのアクセス制御装
   置。 （４）第２のマークビット読取り手段の出力が“１”に
   なった後、Ｒ／Ｗヘッドの下へ一定時間後に到着するセ
   クタに対してＲ／Ｗ動作を行使するように、セクタのア
   ドレス保持手段がＲ／Ｗヘッドへ一定時間後に到着する
   セクタのアドレスを保持するように設定する事を特徴と
   する請求範囲第１項に記載のディスクメモリデバイスの
   アクセス制御装置。