JPH02244729A - ヘテロエピタキシャル構造を形成する方法と集積回路 - Google Patents

ヘテロエピタキシャル構造を形成する方法と集積回路

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JPH02244729A JP1281611A JP28161189A JPH02244729A JP H02244729 A JPH02244729 A JP H02244729A JP 1281611 A JP1281611 A JP 1281611A JP 28161189 A JP28161189 A JP 28161189A JP H02244729 A JPH02244729 A JP H02244729A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｌｌよ立上ｌ遣１ この発明は半導体材料及び装置の成長、更に具体的に云
えば、シリコン上砒化ガリウムの様なヘテロエピタキシ
ャル成長とこの様なヘデロ構造内の装置に関する。
従来の挟術及び問題１、 多くの研究者が、シリコン・ウェーハ上に半導体装置板
の砒化ガリウム（ＧａＡｓ）の成長、並びにＧａＡｓ内
に能動装置を製造することを研究してきた。こう云う装
置はＧａＡｓ内の担体の移動疫が高いことと、シリコン
基板の一層大きな機械的な強度及び熱伝導度との組合せ
を有する。例えば、１９８５　１ＥＤＭ　　Ｔｅｃｈ、
　　Ｄｉａｅｓｔ　　３３２所載のＲ，フィッシャー他
の論文ｒｓｉＷ板上のＧａＡｓ／ＡＪ　ＧａＡｓヘデロ
接合ハイホーラ・トランジスタ」には、シリコン基板の
上に成艮させたＧａＡｓ／Ａｊ　ＧａＡＳヘテＤ接合バ
イポーラ・トランジスタが報告されており、これは厚さ
０．２μｍのベースに対しでβ−１３の゛電流ｉＪＪ得
を有する。同様に、１９８５　１ＥＤＭ　　Ｔｅｃｈ、
　　旧ｇｅｓｔ　　４６８所載のＧ、ターナ−伯の論文
「シリコン及びサファイア上シリコン基板の上に成長さ
せたＧａＡＳ層に作ったビ］秒光検出器」ぐは、シリコ
ン上ＱａＡｓ内に製造された光ＩＩ電検出鼎に対し、６
０ピコ秒の応答時間が報告されている。こう云う論文で
は、シリコン上ＧａＡ　ｓ内に製造したＭ　Ｅ　Ｓ　Ｆ
　Ｅ　Ｔの様な多数担体装置が、ホＴ：１ビタヤシャル
装置に近い性能を持つことも述べられている。これに勇
気づけられて、相豆接続ワイヤの数を減らす為に、デー
タ速度の高い光結合部を利用する為に、同じウェーへの
上に（３ａＡｓ／Ａ、ＪＩＧａＡＳ光電装間及光電周間
装置及びシリコン装置を集積する努力が払われている。
非晶質ＧａＡＳの選択的な再結晶は非結晶ＧａＡＳの高
い比抵抗を利用することができる。例えば、４８Δｐｐ
１．　　ＰｈＶＳ、　　１ｔ３ｔｔ、　　１５１６（１
９８６年）所載の△、クリスト他の論文［レーザ再結晶
化による（１００）シリニ］ン上（１００）ＧａＡｓの
形成」を参照されたい。
シリコン上のへｔロエビタキシャルＧａＡＳを基本とす
る装置構造を構成する場合の重要な制約の１つは、２種
類の材料の間で格子パラメータが４．１％違うことであ
った。この格子の不釣合いにより、ヘアロ界面に不整合
の転位の網Ｌ１が形成されることになる。共形的な１ビ
タキシヤル成長の条件のもとでは、この様な不整合欠陥
のかなりの部分が界面から糸状に伸びて、後でその中に
装置を製造するＱａＡｓ領域に入込む。シリコン上Ｇａ
ＡＳ技術の実用性の重大なυｌ約となったのは、この様
な糸状の転位（これは再結合中心及び散乱中心としても
、作用し得る）の存在である。
シリコン上ＧａＡｓの様な格子が釣合わない半導体で糸
状の転位が伝搬するのを消滅させるか又は抑制する為の
多数の方式が報告されている。この内の著名なものは、
欠陥を減少する為の成長後の熱アニーリングである。５
ｏＡｐｐ１．　　ＰｈｙｓＬ、ｅ［ｔ、　　３１（１９
８７年）所載のＪ、Ｗ、　リー他の論文、５０Ａｐｐ１
．　　Ｐｈｙｓ、　　Ｌｅｔｔ、　　９９２（１９８７
年）所載のチフィ他の論文、及び４９Ａｐｐ１．　　Ｐ
ｈｙｓ、　　１ｅｔｔ、８１５（１９８６年）所載のＮ
、チャンド他の論文を参照されたい。成長後のアニーリ
ングそれ自体は、シリコン基数上のＧａＡＳ層内の大域
的な欠陥を減少する効果があることが証明されている。
然し、今の時点では、装置の劣化を沼く糸状転位の密度
を下げる点でのその有効性を判断する十分なデータがな
い。同様に、米国特許第４，６３２，７１２号では、糸
状転位を捕捉する為にＧａＡｓの成長を中断している。
この代わりに、多数の研究者が、転位を制御する為に、
成長過程の間、組成による又は温度サイクルによる超格
子を使うことを研究している。
１９８６年ＧａＡｓ及び関連化合物の国際シンポジウム
１１１（１９８７年）所載のＪ、Ｗ、り一の論文、２６
　　Ｊａｐａｔｉ、　　Ｊ、　ＡＤＤｌ、　　Ｐｈｙｓ
、　　Ｌ５３６　（１９８７年）所載のツガ他の論文、
及び５０ＡＤＩ）Ｉ。　Ｐｈｙｓ、　　Ｌ　ｅｔｔ、　
　４０７　（１９８７年）所載のＲ，Ｄ、デュビュイ他
の論文参照。この文献からは、中間の超格子の主な効果
は、糸状転位がヘテロ界面に対して斜めにではなく、そ
れと平行に伝搬する傾向を持つ様に、（熱ｔナイクルに
よる層の場合は熱効果により、又は化学的な超格子の場
合は格その１１１１により）歪みの場を加えることによ
って、糸状転位をそらせることであると思われる。４Ｊ
、　Ｖａｃ、　　Ｓｃｉ、　　丁ｅｃｈ、　　Ａ　２２
００　（１９８６什）所載のスジラーギ伯の論文参照。
然し、公知の方法でも、シリコンの土にエピタキシャル
成長させたＧａＡｓに許しがたい程高い糸状転位の密度
がある。
種々の研究とは、ＭＢＥ成良並びにＧａＡＳとｊＧａ ｘ　　　１−ｘＡＳの高温処理の間、ガリウム及びアル
ミニウムが失われることを研究している。
４７△１）ｉｌｌ、　　Ｐｈｙｓ、　　Ｌｅｔｔ、　　
２８６　（１９８５鋒）所載のＴ、コジマ他の論文［分
子ビーム・エピタキシャル装四に於ける反射高エネルギ
電子回折強匪振動を用いて観測された層毎の昇華］、４
７ＡＥＩＩ）１．　　Ｐｈｙｓ、　　Ｌｅｔｔ、　　７
２６　（１９８５年）所載のＪ、ヴアン・ホープ他の論
文「分子ビームエピタキシャル法に於けるＡＮ　ＧａＡ
ｓ及びＧ−ａＡＳの成長の質敞作用１１１ｔｌｌＪ　、
　２３Ｊｐｎ、　　Ｊ。
Ａｐｐｌ、　　Ｐｈｙｓ、　　Ｌ３５１　（１９８４年
）所載のＭ、カワベ他の論文［分子ビーム・エピタキシ
ャル法によって成長させたＡｊ　Ｇａ１−ｘＡＳからの
ＧＡの選択的な脱＠Ｊ　、Ｊｐｎ、　　Ｊ、　　Ａｐｐ
ｌ、　　Ｐｈｙｓ、　　Ｌ８９（１９８５年）所載のＨ
，タナカ他の論文「分子ビーム・エピタキシャル法によ
って製造された単一縦モード・セルフ−アライン（ＡＮ
　Ｇａ）Ａｓ二重ヘラ［１構造レーザ、及び３Ｊ、　　
Ｖａｃ、　　Ｓｅｔ、　　Ｔｅｃｈ、　　８５７２（１
９８５年）所載のＲ，ヘラキングボトムの論文［分子ビ
ーム・エピタキシャル法の熱力学的な考察：ＧａＡｓ／
Ｇａ　　　　Ａｊ　Ａｓ系に於ける高温成長」１−ｘ　
　　ｘ を参照されたい。研究によると、ガリウムがアルミニウ
ムよりも一層高い速度で失われ、Ａｊ！ｘＧａ１−ＸＡ
ＳがＡＪＩＡｓの表面層を実際に形成し、それがガリウ
ムの損失を更に抑制することが分かっだ。
エミッタ・アップ１」Ｂ　Ｔ　ａ術では、亜鉛を打込ん
だベースに過成長エミッタをデポジットする為にＭＯＣ
ＶＤを使うことが最近実証された。７ＩＥＥＥ　　Ｅｌ
ｅｃ、　　Ｄｅｖ、　　Ｌｅｔｔ、　　２０３　（１９
８６年）所載のＪ、Ｗ、タリーの論文［完全に平面状の
へテロ接合バイポーラ・トランジスタ］及び７　１ＥＥ
Ｅ　　Ｅｌｅｃ、　　Ｄａｖ、　　Ｌｅｔｔ、　　６１
５（１９８６年）所載のＪ、Ｗ、タリー、Ｗ、ハント及
びＢ、Ｂ、：４ブライエンの論文「イオン打込みベース
を用いたヘテロ接合バイポーラ・トランジスタ」参照。
この打込みの模、打込まれたドーパン１〜を活性化しな
ければならないし、打込みによる損傷は除去しなければ
ならないが、その間表面が能動的なベース／エミッタ界
面になるから、表面の完全さを保だな番プればならない
。然し、公知の方法は、アニールの間砒素が失われるか
或いはアニール・キャップによって応力が導入されると
云う問題がある。
闇題点を解決する為の手　及び この発明は、ヘテロエピタキシャル成長と打込み部の活
性化の両方の為に、半導体層に対する格子が釣合ったア
ニーリング・キャップを提供すると共に、アニールした
半導体を用いて製造された′ＩＡＩ！ｉを提供する。好
ましい実施例は、シリコン上のヘテロエピタキシャル成
長のＧａＡＳを含み、ＡｆＩ　Ｇａ　　　　Ａｓキャッ
プ層を持つと共に、ｘ　　　１−ｘ アニール後、このキャップ層の上に成長させた別のＧａ
ＡＳを持っている。装置がこの別のＧａＡｓ１ｌの中に
製造される。他の好ましい実施例は、ＧａＡＳをＡｊＩ
　Ｇａ　　　ＡＳでキャップしたｘ　　　１−ｘ 後、ＡｊＧａＡｓを通じてドーパントをｘ　　　ｉ−ｘ 打込み、それと共にＭＥＳＦＥＴ及びヘテロ接合バイポ
ーラ・トランジスタの様な装置を製造する為の活性化ア
ニールを行なう。
実　　施　　例 次に図面について説明するが、図面は見易くする為の略
図である。
第１の好ましい実施例のヘテロエピタキシャル構造が第
１図に簡略側面断面図で示されており、全体を１００で
示しであるが、これはシリコン基板１０２．１．５μｍ
の厚さのＧａＡＳバッファ層１０４、Ｊ’Ｊさ０．１μ
ＨのＡｌｌ　　Ｇａ１−ｘＡｓ層１０６、厚さが数原子
層しかないＡｌＡｓ層１０８及び厚さが２．５μのＧａ
Ａｓ層１１０を含む。ＭＥＳＦＥＴ　　１１２及びＪ　
Ｆ　Ｅ　１−の様な能動装置をＧａＡｓ層１１０の中に
製造することができ、或いは）１１１０．ＧａＡＳ及び
ＡｊｌｘＧａｌ　、Ａｓ層と共に、層１１０内に製造さ
れたヘテロ接合バイポーラ・トランジスタの両方を含む
様に成長させることができる。
第１の好ましい実施例の構造を製造する第１の好ましい
実施例の方法は、第２図に丞す時間−温度成長を含み、
次に述べる様に、第３ａ図乃至第３ｄ図の側面断面図に
示した工程を含む。
（ａ）シリコン基１１０２（直径が約３インチ、厚さが
２５ミルで＜１００＞方向の配向を持つ）を分子ビーム
エピタキシャル法（Ｍ　Ｂ　Ｆ、　）装置に挿入し、極
めて高い真空内で１０乃至１５分間９５０℃で焼成する
ことによって綺麗にする。これによってｌ根１０２から
天然の酸化物の様な表面の汚染物が除去される。９５０
℃のｒ−度で操作する場合を示した第２図の左側部分を
参照されたい。
（ｂ）基板１０２の温度を４５０℃に下げ、厚さ約０．
２μｍＧａＡｓ腑をゆっくりと（０，３μｙｙｔ／［Ｉ
Ｉ）成長させる。この低温成長により、初期バッファ層
が得られるが、これはシリコンとＧａＡｓの間の４．１
％の格子の不整合による不整合転位を局限する助けにな
る。低温のＧａＡｓ成長を止める。基板１０２の温度を
５５０℃に上げ、約０．９μｍ／時の速曵で１．３μｍ
のＧａＡＳを成長させて、バッフ？層１０４を完成する
。
第２図の２ｒ：（Ｉｌｌの中心に２回のＧａＡｓ成長の
操作が示されており、第３ａ図は側面所面図ぐある。
別の方法とし人は、基板の温度を４５０℃から５５０℃
に上げるとき、ＧａＡＳ成長を続ける。
（Ｃ）基板の温度を５５０℃に保ちながら、ＧａＡｓの
成長からＡｎ　　Ｇａ　　　　Ａｓの成長Ｘ　　　１−
ｘ に切換え、Ｘ−０，３５として、厚さ０．１μｆｆｌの
ＡｆＪ　ＸＧａ１−ＸＡｓ層１０６を成長する。第２図
の中心及び第３　ｂ図を参照されたい。
（ｄ）ＡＪＩ　　Ｇａ　　　　Ａｓの成長を止め、基ｘ
　　　１−ｘ 根１０２の温度を５乃至１５分間８５０℃に高め、バッ
ファ層１０４（並びにＡＩ　Ｇａ　　　ＡＳｘ　　　１
−ｘ 層１０６）にある双晶、積重ね欠陥及び大部分の糸状転
位をアニールによって除く。このアニールの間砒素雰囲
気（約１０”５トル）を保って、表面の砒素を安定な状
態に保つ。ガリウムが表向から選択的に脱着され、後に
アルミニウムが残る。この為表面に八Ω△Ｓ（層１０８
）の数単独層が形成され、このＡρＡＳがガリウムのこ
れ以上の外方拡散と脱着を抑１１１す゛る。表面に於＆
Ｊる熱力学的な平衡は人体法の様４１ものである。
△ｊ）　　Ｇａ　　　　Ａｓ−÷ Ｘ、　　　ｌ　　Ｘ　　　４−、。
ＸＡＮ　Ａｓ＋　（１−ｘ）Ｇａ ＋１　／　２　（１ｘ、　）　Ａ　Ｓ　２第２図の中心
及び第３Ｃ図を参照されたい、１−ヤップ層１０６がな
く、同じ砒素雰囲気ｃｉｏ’ｔ−ル）のもとでは、その
場所でのアーーリングに使うことかできる最高温度は約
７００℃であることに注意されたい。これは、ＧａＡＳ
の昇華に対す゛る調和温度が約６４０℃であり、調和温
度より約５０℃以上高い所が実際的な限界であるからで
ある。（ＧａＡＳの昇華に対する講和温度は、Ｑａ及び
Ａｓ２の蒸気圧が等しくなる温度である。）これと対照
的に、ＡＪＩＡｓの昇華に対する調和温度は約８００℃
ぐあり、Ａｌｌ　　Ｇａ　　　　Ａｓ／Ｘ　　　１−Ｘ Ｇ　ａ　Ａ、　ｓの界面は９００℃まで安定ぐある。
（ｅ　、＞基数１０２の湿度を５５０℃に下げ、ＱａＡ
ｓの成長を再開して、層１１０を２．５μ几の厚さに形
成する。ＡρＡｓ＠１０’８及びＡ磨　Ｇａ ｘ、　　　、　　、Ａｓ）ｉｌ１０６は実質的１．：Ｇ
ａＡＳバッファ層１０層上０４が釣合っていることに注
意されたい（ＧａＡＳとＡΩ　Ｇａ　　　　Ａｓｘ　　
　１−ｘ の格子の不整合は僅か０．１５ｘ％であり、層１０６及
び１０８は非常に薄いのｒｌこの不整合が歪みによって
補償される）。この為、ＧａＡｓ層１１０が、転位密度
の小さい、格子が釣合った材料の上に低い温度で成長さ
せられ、従って、層１１０は損傷も積重ね欠陥もなく転
位密度も低い。
第２図の右側部分及び第３ｄ図参照。第４図は第３ｄ図
と同じ構造であるが、層の厚さが異なる場合の透過型電
子顕微鏡写貝（ＴＥＭ）である。ＧａＡｓ層１１０がそ
の場所から外したアニールを必要としない。実験による
と、このアニールによってのそれ以上の改善は見られな
い。
（ｆ）層状基板１０２をＭＢＥ装置から取出し、標準的
な処理により、ＧａＡｓｆｇＩｌ　１０内にＭＥＳＦＥ
Ｔ　　１１２（又はその伯の（■意の装置）を形成する
。例えば、ブーヤンネル領域及びソース並びにトレイン
領域のイオン打込みをし、Ｔｉ／Ｐ　ｔ　／　Ａ　ｕゲ
ートをデポジットし、リフトオノによりＧｅ／Ｎ　ｉ　
／Ａｕのソース及びドレインのＡ−ミック接点をデポジ
ットする。これによって第１図の構造が得られる。不活
性化、相ｎ接続及びパッケージ作業により、集積回路の
一部分としての構造が完成Ｊ−るが、図面を見やすくづ
る為、これらは省略しである。
ＧａＡＳ及びシリコンはかなり異なる熱膨服係数を持ち
、従って成長の温度が低いことにより、最終的な構造の
熱応力が少なくなる。この為、シリコン上ＧａＡＳの−
ｌ高いＭＯＣＶＤによる成長よりも、−４１Ａｍ度の低
いＭＢＥａ艮の方が好ましい。更に、ＭＯＣＶＤで使わ
れる金属有機化合物に大量の炭素が存在する為、ＭＯＣ
ＶＤ成長よりも、ＭＢＥ成艮成長が一層綺麗である。
第２の好ましい実施例の方法は、打込まれたＧａＡＳの
活性化アニールにＡｊ　Ｇａ１−ＸＡｓキャップ層を用
い、第５ａ図乃至第５ｂ図に側面断面図で示す次に述べ
る工程を含む。
（ａ）ＧａＡｓ　　２０２　（これは第３ｄ図に示す構
造のＧａＡｓ層１１０に対応するものであってよい）に
Ａｊ　Ｇａ１−ｘＡＳキャップＪｉ１２０４を０．０５
μｍ＜５００人）の厚さに成長させ、フォトレジスト２
０６を回転付着させ、露出して現像する。その後、シリ
コンの様なドーパントのイオン打込みを１１　　Ｇａ１
−ｘＡｓ１２０４を介してＧａＡＳ　　２０２に対して
イオン打込みするが、この時パータンを定めたフォトレ
ジスト２０６を打込みマスクとして使い、損傷された結
晶格子を持つ不純物領域２１０を形成する。共形的には
この打込みはシリコン・イオンでは、１００ｋｅＶのエ
ネルギでｌＸ１０１３／ｃｄの量で行なわれ、ｎ＋領域
２１０を形成する。第５ａ図参照。
領［２１０は最終的なヘテロ接合ｐ−ｎ−ｐバイポーラ
・トランジスタのベースにすることができる。
（ｂ）その後フォトレジスト２０６をはがし、打込み部
を、砒素雰囲気内のキャップとしてＡｊ　　Ｇａ　　　
　Ａｓ　　２０４を用イテアニールＸ　　　１−Ｘ する。第１の好ましい実施例の場合と同じく、ガリウム
がキャップから１２看され、数単独層のＡｊＡｓ　　２
０８を残すが、これがそれ以上のガリウムの外方拡散を
防止する。第５ｂ図参照。
（ｃ）アニールの後、ＧａＡＳに対してＡｊｘＧａ　　
　　Ａｓｅｌｌ択的ニエツチず８ＨＦを−ｘ 用いて、ＡｊｌＡｓ　　２０Ｂ及び残りのＡｊｌｘＧａ
　　　　Ａｓ　　２０４をＧａＡＳ　　２０２から−Ｘ 取除く。従来の方法は窒化シリコンのキャップを使って
いるが、窒化シリコンは非晶質であって（ＧａＡｓ　　
２０２と格子が釣合わず）、界面のＧａＡＳに応力を加
え、これはＧａＡＳ層のひび割れを招くことがある。格
子が釣合ったキャップ２０４を使うことによって、この
応力が避けられる。
第３の好ましい実施例の方法は、Ａｊｏ、５Ｇａｏ、５
ＡＳのキャップをアニール・キャップ及び打込みスペー
サの両方として用いる。第６ａ図乃至第６ｂ図は、エミ
ッタ・ダウン形過成長へテロ接合バイポーラ・トランジ
スタのベース形成過程を示しており、第６ａ図に出発時
の最初のエピタキシャル部分を示すと共に、第６ｂ図に
ペース打込みの輪郭を示している。過成長過程では、エ
ピタキシャルＡｊ　　　　Ｇａ ｏ、５　．５Ａｓ　　３０ ８又は窒化シリコンの様なスペーサ層をベース区域の上
にデポジットして、ベースの打込み深さを調節する為の
スペーサとして作用させることができる。ベースの電界
を最大にして、電子通過時間が最小になる様にする為、
ベース・ドーピング濃度のピークはエミッタ・ベース接
合で起こる様にすべきである。スペーサの厚さを調節し
て、打込みのピークが、所定の打込みエネルギ及び流量
に対してエミッタ／ベース界面で起こる様にすることが
できる。ＡＭ　　（３ａ　　　　ＡＳスペーサ層３ｘ　
　　１−ｘ ０８に於けるアルミニウムｌｆａが高い（５０％）こと
により、ベース打込み部の活性化アニールの後、その下
にあるＧａＡＳベース表面からの除去が容易になる。窒
化シリコン又はその他の材料の代わりに、スペーサ層と
してＡｊｌ　Ｇａ１−ｘ八Ｓ　３０８を使うことによる
別の利点は、アニーリングの時、ＡＩｌ　　Ｇａ　　　
　Ａｓが砒素弁のＸ　　　１−ｘ 多いキャップとして作用して、ベースの表向領域の分解
を防ぐことである。急速な熱アニーリングが、１個のウ
ェーハ・プロセスに於けるプロセスの複雑さにより、砒
素の過圧を使うことを妨げる。
然し、砒素弁の多いキャップ、即ち、ＡｌｘＧａ１　　
、Ａｓ　　３０８は、ＧａＡＳの表面の完全さを保つ助
（プになる。スペーサ層を除去した優、ＧａＡＳコレク
タ層をベース層の上に成長させることができる。
第４の好ましい実施例の方法は、Ａ９ｘ（３ａ　　　　
ＡＳスペーサ層を介してフレフタ層に１−× ベースを打込んで、エミッタ・アップ型ＨＢＴを製造す
る他は、第３の好ましい実施例と同様である。この場合
も、アニールは銭形的には急速な熱アニールひあるが、
その後、Ａρ　Ｇａ、−ｘＡｓキャップを除去し、エミ
ッタを成長させる。
第５の好ましい実施例の方法は、第３及び第４の好まし
い実施例と同様である。平面状ＦＩＢＴの全ての層の完
全な成長の後、構造の一番、Ｆにあるｘ〜０．５の八Ａ
　　Ｇａ１　、Ａｓのスペーサー層を使って、打込み部
の活性化を改善すると共に、−層よいオーミックＷｃ点
が冑られる様にする。ＨＢ１゛の製造では、ベースはス
ペーサを介してＰ＋打込み部と接触し、コレクタにはス
ペーサを介しでＮ十打込み部が達する。こう云う打込み
部は、離座の加圧を使うことが実際的でない場合、活性
化７二−ル、銭形的には急速な熱アニールを必要とする
。ＡＮ　　Ｇａ、−８Ａｓスペ一サ層が表面を砒素分の
多い状態に保ち、ＨＥ内でそれを除去した後、良好な砒
素分の多いＱａＡｓの」にＡ−ミック接点を形成するこ
とが一層よくなる。
変形と利点 関連する材料のアニール・キャップと、こう云うアニー
ルを用いて作られた装置の特徴を生かしながら、好まし
い実施例の処理の変形が考えられる。例えばＡＮ　　Ｇ
ａ１　、Ａｓ／ＧａＡｓ超格子をＭＢＥに於けるＡＮＱ
ａΔＳのアニール・キャップとして使うことができる。
この場合、八ρ　Ｇａ１−ＸＡＳは一層高い温度（例え
ば６００℃）で、イしてＧａＡｓは一層低い湿度（例え
ば５５０℃）で成長させて、組成並びに熱サイクルによ
る超格子（これが転位の伝搬を妨げる）とＡＮ　　Ｇａ
１−ｘＡＳアニール・キャップの両方の利点が得られる
。史に、第１の好ましい実施例で、バッファ層及び最上
層は、Ｘの異なる八ｊＩ　　Ｇａ１−ｘＡｓの様な異な
る材料であってよく、各々の層は×の異なる部分層を含
んでいてよい。実際、ＧａＡｓＰ、ＩｎＧａＡｓ、Ｉｎ
Ａ１１ＧａＡＳＰ等の様に、ＡＮ　ＧａＡｓ以外の材料
系又はＩＩ−Ｖｌ族系を４−ヤツブ層としτ、蒸気圧が
一層低い成分と共に使うことがＣきる。更に、種々の材
料系では、種々の成長温度及び温度り°イクルを使うこ
とができる。アニールされる層に対するキャップの格子
の釣合わせは、欠陥をＭＩＪる位に接近していればよい
。この為、薄い企みのかかった廐のキャップを使うこと
もできる。
第２の好ましい実施例では、アニール過程は炉の７ニー
ル、急速熱アニール、又は他の秤類のアニール或いは組
合せのアニールであ−）Ｃよく、他の材料系に用いるこ
とができる。実際、好ましい実施例並びに変形の出発時
の基板には絶縁体トシリコンの様に複合であってもよい
し、或いはシリコン上二酸化シリコン・パターンの様な
非晶質材料パターンや四部を含んでいてよい。更に、第
３、第４及び第５の好ましい実ｆＭ例では、打込み及び
キャップつきアニールにより、（Ｍ　Ｅ　Ｓ　Ｆ　Ｅ、
　Ｔ及びＪＦＥＴの様な）ＨＢ’ｒ’以外の装置を製造
することができるし、種々の装置の集積回路も製造する
ことができる。関連した材料の１：ｐツブつきアニール
を用いれば、１ミツタ／ベース及びオーミック／−４′
導体の様な対応する界面は改良された表面状態の密度を
持ち、比抵抗が一層小さくなる。
この発明は以上の説明に関連して、史に一ト記の実施態
様を有Ｊる。
（１）ヘテロエピタキシャル構造を形成Ｊ゛る方法に於
いて、第１の材料の廟の上に第２の材料のヘデＯコビタ
キシャル層を形成し、該ヘア１コ１ビタキシヤル層の上
にキャップ層を形成し、該ヤヤッ／廟は第２の材料と実
質的に格子が釣合って４３つ、前記ヘテロエピタキシャ
ル層及びキャップ層をアニールし、前記キャップ層の上
に第３の材料の最上層を形成する工程を含み、該第３の
材料が実質的に前記キャップ層と格子が釣合つ（いる方
法。
（２＞（１）項に記載した方法に於いて、第１の材料が
シリコンであり、第２及び第３の材料が共にＧａＡＳで
あり、キャップ層がＡρ８Ｇａ　　　　Ａｓ、Ｏ＜ｘ≦
１３０である方法。
−ｘ （３）（２＞項に記載しＩＣ方法に於いで、ア二−リン
グが約８５０℃で砒素雰囲気内で行なわれる方法。
（４）＜１）項に記載した方法に於いて、前記形成する
ことが分子ビーム・エピタキシャル成長によるものであ
り、前記アニーリングはその場所で行なわれる方法。
（５）（１）ＩＭに記載した方法に於いて、キャップ層
が超格子である方法。
（６）（５）項に記載した方法に於いて、超格子が温度
サイクルを用いて成長させられる方法。
（７）（１）項に記載した方法に於いて、ヘテロエピタ
キシャル層が第１の温度に於ける成長の後、第１のｍ度
よりも高い第２の温度に於ける成長によって形成される
方法。
（８）半導体層を７ニールする方法に於いて、半導体層
の上に実質的に格子が釣合ったキャップを形成し、該半
導体層及びキャップを加熱し、加熱の後キャップを取り
除く工程を含む方法。
（９）（８）墳に記載した方法に於いて、更に前記加熱
の前に、前記半導体層に前記キャップを介してドーパン
トを打込む工程を含む方法。
（１０）（９）項に記載した方法に於いて、半導体層が
ＧａＡＳであり、キャップが／１ｘＧａ　　　　ＡＳ、
Ｏ＜Ｘ≦１．０である方法。
−ｘ （１１）（９）項に記載した方法に於いて、半導体層が
ＧａＡＳであり、キャップがＡ４２ｘＧａ１−ｘＡＳで
あって、ｘ−０，５である方法。
（１２）（８）項に記載した方法に於いて、半導体層が
ＱａＡＳであり、キ１？ツブがＡｌｘＧａ　　　　Ａｊ
３．０＜Ｘ≦１゜０であり、前記形−ｘ 成することがエピタキシャル成長により、前記加熱が急
速熱アニーリングである方法。
（１３）シリコンの下側層、該シリコン上のヘテロエピ
タキシャル・バッファ層、該バラノア層と実質的に格子
が釣合っていて、その上にあるキャップ層、並びに該キ
ャップ層の上にあって、実質的にそれと格子が釣合って
いる装置層を含み、該キャップ層が前記バッファ層の材
料よりも揮発性が小さい材料で作られている化合物基板
と、前記装置１層内にある装置と、・該装置の間の相互
接続部とを有する集積回路。
（１４）（１３）ｌに記載した集積回路に於いて、キｔ
ツブ層がＡｊ　Ｇａ　　　　Ａｓ、Ｏ＜ｘ１−ｘ ≦１．０で構成され、前記バッファ及び装置層が共にＧ
ａＡｓで作られている８ａ積回路。
（１５）第１の化合物半導体の層と、表面並びに前記層
内にある少なくとも１つのドープ領域と、譲歩なくとも
１つのドープ領域上にある金属接点とを有し、該金属接
点及びドープ領域の間の界面は、前記金属接点を形成す
る前に、第２の化合物半導体で作られたキャップを用い
て、前記ドープ領域を７二−ルすることを特徴としてお
り、前記第２の化合物半導体は前記第１の化合物半導体
と関係を有するが、それと異なる半導体ｉ＋ｉ。
（１６）（１５）項に記載した半導体装置に於いて、前
記層がＡｊ　Ｇａ　　　　Ａｓで作られてｘ　　　１−
ｘ おり、前記キャップがＡＩｌ　　Ｇａ　　　　Ａｓであ
ｙ　　　１−ｙ って、ｙ＞ｘである半導体装置。
（１７）シリコン上ＧａＡＳのような格子不釣合半導体
材料のへテロエピタキシが、シリコン（１０２）上のＧ
ａＡｓ　（１０４）第一・成長、そしてＡＩｌ　　Ｇａ
　　　　Ａｓ格子釣合キャップ（ＩＸ　　　１−Ｘ ０６）の成長、次にＡＩ！ＧａＡｓキャツＸ　　　１−
Ｘ ７（１０６）と欠陥とのアニール除去、砒素の脱着制限
、最後にキャップ上への直接の更なるＱａＡｓ（１１０
）の成長によって達成される。格子釣合キャップは打込
みアニール・キャップとしても使用される。
【図面の簡単な説明】
第１図は第１の好ましい実施例の構造の側面断面図、第
２図は第１の好ましい実施例の方法の時間−ｍ度曲線を
示すグラフ図、第３ａ図乃至第３ｄ図は第１の好ましい
実施例の方法の工程を示す側面断面図、第４図は第１の
好ましい実施例の構造の透過形電子顕微鏡写真を示す図
、第５ａ図及び第５ｂ図は第２の好ましい実施例の方法
の工程を丞す側面断面図、第６ａ図及び第６ｂ図は第３
の好ましい実施例の方法を示す図である。 主な符号の説明 １０２：シリコン基扱 １０４：ＧａＡＳバッフｐＨ １０６：、ｌｌ　　Ｇａ　　　　Ａｓ層ｘ、　　　　　
１−ｘ １０８：ＡＪ！Ａｓ層 ＸＧａＡＳ層

Claims (1)

  1. 【特許請求の範囲】 １、ヘテロエピタキシャル構造を形成する方法に於いて
    、第１の材料の層の上に第２の材料のヘテロエピタキシ
    ャル層を形成し、該ヘテロエピタキシャル層の上にキャ
    ップ層を形成し、該キャップ層は第２の材料と実質的に
    格子が釣合っており、前記ヘテロエピタキシャル層及び
    キャップ層をアニールし、前記キャップ層の上に第３の
    材料の最上層を形成する工程を含み、該第３の材料が実
    質的に前記キャップ層と格子が釣合っている方法。 ２、シリコンの下側層、該シリコン上のヘテロエピタキ
    シャル・バッファ層、該バッファ層と実質的に格子が釣
    合つていて、その上にあるキャップ層、並びに該キャッ
    プ層の上にあって、実質的にそれと格子が釣合っている
    装置層を含み、該キャップ層が前記バッファ層の材料よ
    りも揮発性が小さい材料で作られている化合物基板と、
    前記装置層内にある装置と、該装置の間の相互接続部と
    を有する集積回路。
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