JPH02242376A - 論理回路の作図及びシミュレーション装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は主にデジタル回路の設計にもちいる論理回路の
作図及びシミュレーション装置に関する。

（従来の技術） 第９図に示した従来の論理回路の作図及びシミュレーシ
ョン装置において、１はマウス等からの作図信号に応じ
て機能する作図機能部で、デイスプレィ等の表示部６上
に回路図を作成するためのもつである。２はこのデイス
プレィ上に作図された図面にデザイン上のエラーがある
かどうかを判定するデザイン・ルール・チェック機能部
（以下にはＤＲＣ機能部という）、３は電気理論上のエ
ラーをチェックするエレクトリック・ルール・チェック
機能部（以下にはＥＲＣ機能部という）である。そして
、このＥＲＣ機能部３は、表示部６上に表示された回路
に電気理論上のエラーの有無を判定する。もし、電気理
論上のエラーがあるときは、第１θ図に示すエラーデー
タのリストを表示部６又はプリントアウト部７へ出力す
るものである。

ｒｔｂ、第１Ｏ図中、ｌ）Ｂ、　＄１５４、＄１５５は
、当該回路に使用される部品の名称である。

上記のようにしてエラーリストが表示部６やプリントア
ウト部７に表示されたら、オペレータは、このエラーリ
ストを見ながら１図面のエラー箇所を捜し出し、作図機
能部１を動作させて、該当するエラー箇所の修正を行う
。

４はシミュレーション機能部４で、登録部９にあらかじ
め登録されていたアナログパラメータを読み込むととも
に、そのパラメータに応じて当該回路のシミュレーショ
ンを行う。

このシミュレーション結果は、シミュレーション結果照
合機能部５において、あらかじめ登録されているテスト
パターン波形と照合する。

上記、シミュレーション機能部４で行われたシミュレー
ション結果と、シミュレーション結果照合機能部５で行
われた照合結果とは、表示部６又はプリントアウト部７
へ出力される。オペレータは、このシミュレーション結
果と照合結果とを見ながら、当該回路の機能的なエラー
箇所を捜し出す。そして、そのエラー箇所を発見したら
、作図機能部１において回路の機能的なエラーを修正す
るようにしていた。

（本発明が解決しようとする問題点） 上記のような従来の装置では、オペレータが、エラーリ
スト、シミュレーション結果、照合結果などを総合的に
判断して図面のエラー箇所を探していたので、エラー箇
所を見つけ出すのに、時間と労力を必要とするという問
題があった。

特に近年の電子回路の集積化はめざましく、しかも、電
子回路は複雑な要因でエラーを起こす場合が多く、多方
面からの検討が必要なので、人間の判断に頼ったエラー
箇所の発見がますます困難゛になる傾向にある。

本発明はこのような問題点を解決するために、オペレー
タがエラー箇所を発見し、修正しやすいようにした論理
回路の作図及びシミュレーション装置を提供することを
目的とする。

（問題点を解決するための部） 上記の目的を達成するために、この発明は、作図機能部
と、作図機能部で作図された図面のデザイン上のエラー
をチェックするＤＲＣ機能部と、ＤＲＣ機能部でチェッ
クした図面の電気論理上のエラーをチェックするＥＲＣ
機能部と、ＥＲＣ機能部でチェックした図面のデータと
あらかじめ登録されたアナログパラメータとを読み、シ
ミュレーションを行うシミュレーション機能部と、シミ
ュレーション機能部でシミュレーションした結果とあら
かじめ登録されたテストパターン波形とを照合するシミ
ュレーション結果照合機能部と、上記各機能の結果を表
示する表示部とを備えてなる論理回路の作図及びシミュ
レーション装置において、上記ＤＲＣ機能部、ＥＲＣ機
能部、シミュレーション機能部、シミュレーション結果
照合機能部でチェックされたエラー情報を、作図機能部
で作図を行っている図面上に出力するフォルトトレース
機能部を備えたことを特徴とした構成としている。

（本発明の作用） 本発明の論理回路の作図及びシミュレーション装置にお
いては、ＤＲＣ機能部、ＥＲＣ機能部、シミュレーショ
ン機能部、シミュレーション結果照合機能部でチェック
されたエラー情報を、図面上に出力するフォルトトレー
ス機能部を備えているので、作図を行っている図面上に
、上記各エラー情報が、図面と同時に表示されることに
なる。

（本発明の効果） 本発明によれば、上記各エラー情報が、図面と同時に表
示されるようになったので、オペレータは、エラー箇所
の発見までの時間を大幅に短縮できるようになった。

又、上記各機能によるエラー情報を作図を行っている図
面上で把握することができるので、オベレータは、さま
ざまなエラー情報を組み合わせ、多方面からエラー内容
の検討を行い、迅速かつ適確な修正ができるようになる
。

（本発明の実施例） 以下、本発明の実施例を図面に基づき詳述する。

第１図は、本発明の論理回路をブロック化した回路の図
、第２図は、本発明の実施例を示すフローチャートの図
である。

第１図における作図装置αは、作図機能部１、ＤＲＣ機
能機能部上ＲＣ機能機能上３ら構成されていること従来
と同様である。そして、この作図装置αは、シミュレー
ション装置βと、フォルトトレース機能部８と、表示部
６とに接続している。

第１図における作図機能部１では、電子回路等の作図を
行い、表示部６へ出力する機能を有する。

この作図機能部１の作用で作図された図面の正誤は、Ｄ
ＲＣ機能機能部上断され、作図上のエラーがあった場合
、リアルタイムで表示部６にエラー情報を出力する機能
を備えている。例えば、第３図に示すように、ノットゲ
ートｌＯの専有する領域１０ａに他のアンドゲート１１
が作図された場合、ＤＲＣ機能機能部上れを作図上のエ
ラーであると判断し、エラー箇所を表示部６に出力する
。

ＤＲＣ機能機能部上図された図面のデータはＥＲＣ機能
機能上３られる。ＥＲＣ機能機能上３、電気的なルール
をエラーしていないかどうかをチェックする。

例えば、配線がショートしている場合など、あらかじめ
、プログラミングされているエキスパートシステムによ
り、エラー箇所とエラー内容とが特定される。このエラ
ー箇所情報とエラー内容情報とは、表示部６へ出力され
るとともに、後述するフォルトトレース機能部８へ送ら
れる。

ＥＲＣ機能機能上３チェックが終了した作図図面は、シ
ミュレーション装置βに送られる。シミュレーション装
置βは、シミュレーション機能部４とシミュレーション
結果照合機能部５とから構成され、データを記憶してお
く登録部９と必要に応じてデータの入出力をすることが
できる構成としている。

このシミュレーション機能部４では、図面のデータと、
あらかじめ登録部９に登録しているアナログパラメータ
とを読み、アナログ的な遅延を考慮したシミュレーショ
ンを行う。

シミュレーションを行った結果はエラー箇所情報とエラ
ー内容情報となり、表示部６へ出力されるとともに、後
述するフォルトトレース機能部８へも送られる。

このうちの表示部６への出力の形式には、アナログ的な
遅延を確認できるタイミングチャートの形式のものと、
回路の活性化率を計算し、これを出力する形式のものと
がある。

シミュレーションの結果は、シミュレーション結果照合
機能部５で、あらかじめ登録部９に登録されているテス
トパターン波形と照合される。

照合された結果は、エラー箇所情報とエラー内容情報と
なり、表示部６へ出力されるとともに、フォルトトレー
ス機能部８へも送られる。

フォルトトレース機能部８では、ＤＲＣ機能機能部上Ｒ
Ｃ機能機能上３ミュレーション機能部４、シミュレーシ
ョン結果照合機能部５から送られてきたエラー箇所情報
とエラー内容情報とを整理し、場所と内容のどちらから
も検索が可能なインデックスを、作図を行っている図面
上に出力する機能を有する。

例えば、第１Ｏ図に示される各機能から送られてきたエ
ラー情報は、エラー内容ファイルリストの分類で、第４
図に示すようなエラー内容ごとのファイルに分けられる
。

ここで、第４図中のＧＡＳＭ、ＦＴＲは、ＥＲＣ機能部
で発見されたエラーのファイルであり、ＧＤＩＦＦ、Ｆ
ＴＲは、期待値照合機能で発見されたエラーのファイル
である。このファイルの中には、第５図に示すようなエ
ラーリストが収納されている。ここで第５図中のＮＥＴ
は、配線を意味し、ＣＬ、Ｐ等はピン番号を示している
。

そして、このフォルトトレース機能は、さらにインデッ
クスの中から、オペレータが必要と思われるエラー情報
を選択することにより、そのエラー箇所のある回路図面
へ、表示部６の出力を切り替える。

さらに、エラーの発生している箇所の配線の色を替えた
り、カーソル等で示して、オペレータに位置を知らしめ
るとともに、エラー内容のメツセージを図面下欄へ出力
する機能を有している。

次に第１図のフローチャートをもちいて、本発明の装置
の機能を手順を追いながら詳述する。

まず、オペレータはスイッチをＯＮにして、作業を開始
する。ステップ（１）では、作図機能部１において、マ
ウスやキーボード等の人力部により、作図入力を行う。

この人力された図面は、ステップ（２）でただちにＤＲ
Ｃ機能部にかけられ、作図上のミスがあった場合は、ス
テップ（３）からステップ（４）でエラー箇所表示が行
われる。

オペレータはこれを見てエラーがあることを認知して再
びステップ（１）へもどり、エラーの修正を行う。

作図上のエラーがない場合は、次のステップ（５）へ進
み、ＥＲＣ機能を実行するかしないかを選択することが
できる。

ＥＲＣ機能を実行しない場合は、ステップ（６）へ移行
し、作業は終了し、実行する場合は、ＥＲＣ機能部３に
おいて、あらかじめプログラミングされていたエキスパ
ートシステムで、エラーの検索と内容判断が行われる。

すなわち、ステップ（７）では、ショートしている箇所
や、断線している箇所が検索され、ステップ（８）では
、ショートしている旨のエラーの内容が判断され、ステ
ップ（９）では、該当するエラー箇所情報と、エラー内
容情報が結びつけられ、第５図に示すようなエラーリス
トが作成される。

そして、ステップ（ｌＯ）では、このエラーリストによ
って、エラー箇所及びエラー内容が、デイスプレィ上に
表示され、オペレータはこれを見て、修正の必要なエラ
ーがある場合はステップ（Ｉ　ｌ）からステップ（２７
）へ移行し、後述するフォルトトレースを開始する。エ
ラーがない場合は、次のステップ（１２）でシミュレー
タ機能を実行するか、しないかの判断を行う。

シミュレーションを行わない場合は、ステップ（１３）
で作業を終了するが、実行する場合は、ステップ（１４
）で、シミュレーション機能部４が、図面のデータとあ
らかじめ登録部９に登録されていたアナログパラメータ
とを読み、アナログ的な遅延を考慮したシミュレーショ
ンを行う。

すなわち、ステップ（１４）では、シミュレーション機
能部５が図面のデータと、配線の情報であるネットリス
トと、部品の情報であるライブラリリスト等とを読み込
み、調べたいピン箇所のプローブ（探針）を作成する。

ステップ（１５）では、オペレータがシミュレーション
の初期値を設定し、シミュレーションを実行する準備を
終了する。

これらの前提条件にしたがいステップ（１６）で、シミ
ュレーションが実行される。

このシミュレーションの結果は、ただちに、第６図に示
すようなタイミングチャートとして表示される。例えば
、同時軸１２の時点では、ＱＣとＱＢとが期待される動
作より遅延していることがわかる。オペレータは、この
遅延情報を基にして、ステップ（１８）で、フォルトト
レースを行うか否かの判断をする。

フォルトトレースを行う場合は、ステップ（２７）へ移
行するが、フォルトトレースを行わない場合は、さらに
次のステップ（１９）へ進み、ステップ（１９）では、
回路活性化率演算を行い、ステップ（２０）で回路活性
化率の表示を行う。

この回路活性化率の表示は、例えば第６図に示すような
もので、回路が十分働いているかどうかを信号の切り替
わりで把握する。すなわち、回路中の信号がＬｏｗ、Ｈ
ｉ、Ｌｏｗ＆Ｈｉになっている箇所の全体に締める割合
を計算し、表示するようにしているので、働いていない
部分の割合を見ることができる。

ステップ（２Ｉ）では、オペレータが、この回路活性化
率表示をみて、再び、フォルトトレースを行うか否かの
判断を行い、実行する場合は（２７）へ、実行しない場
合は、次のステップ（２２）へ進む。

次のステップ（２２）では、シミュレーション結果照合
機能部５において、あらかじめ登録されていた期待値と
シミュレーション結果との照合を行う。

すなわちステップ（２２）では、シミュレーション機能
部４から出力されたシミュレーション結果と、あらかじ
め登録部９に登録されていたテストパターン波形とを読
み込み、ステップ（２３）で、両者の照合が実行され、
差異のある場合には、その箇所にシンボルが付学される
。

例えば、信号が、０でなければならないのに１である場
合には、“Ｙ”というシンボルが付与される。

ステップ（２４）では、この期待値照合の結果を表示し
、オペレータはこれを見て、ステップ（２５）でフォル
トトレースを行うか否かの判断を行う。

フォルトトレースを行わない場合はすべてのエラーチェ
ックが終了したことになり、ステップ（２６）で作業を
終了する。

フォルトトレースを行う場合は、ステップ（２７）へ移
行し、フォルトトレースを開始する。

フォルトトレースは、フォルトトレース部８で行われ、
上記各機能でチェックされたエラー情報を、作図機能部
１で作図を行っている図面上に出力する機能を有する。

すなわち、ステップ（２７）でフォルトトレースを開始
すると、フォルトトレース機能部８は、ステップ（２８
）で、第４図に示したエラー内容ファイルリストを表示
部６へ出力する。

まず、ステップ（２９）でオペレータが、このエラー内
容ファイルリストを見て、修正したい内容を選択すると
、ステップ（３０）で、フォルトトレース機能部８は、
第５図に示したエラーリストを、表示部６へ出力する。

オペレータは、このエラーリストを見て、修正したいエ
ラー箇所をステップ（３１）において選択すると、ステ
ップ（３２）に移行し、フォルトトレース機能部８がオ
ペレータによって選択されたエラー箇所のある作図面に
画面を切り換える。そして、ステップ（３３）では、エ
ラー箇所をカーソルで示す等の何らかの方法でオペレー
タに認識できるように表示するとともに、エラー内容を
画面の下欄に出力し、エラーの原因を理解するための援
助を与える。例えば、第８図に示すような画面構成とな
る。

ステップ（３４）では、オペレータが、このエラー情報
を見て、修正する場合は、再び、ステップ（１）へ戻り
、作図機能部１の作図機能を用いて修正を行う。

修正後、もし、別のエラー内容を参考にしたい場合は、
ステップ（２８）に戻り、再びエラー内容リスト及びエ
ラーリストを見て、エラー箇所とエラー内容から、エラ
ーを選択することができる。

なお、経路（３５）に示すように、すべてのエラーを順
序よく修正するために、１つのエラーを修正した後、次
のエラーををただちに表示するようにしてもよい。

また、ステップ（３６）に示すように、複雑な原因のあ
るエラーには、要チェック回路画面を表示部６からプリ
ントアウトして、他の画面と対比しながら、検討するこ
ともできる。

これにより、シミュレーションに用いたテストパターン
波形自体が間違っていることを発見することもできる。

【図面の簡単な説明】

図面第１〜８図は、本発明の実施例を示すもので、第１
図は論理回路をブロック化した回路図、第２図はフロー
チャート図、第３図はＤＲＣ機能部でエラーを発見する
態棟の１例を示す図、第４図はエラー内容ファイルリ・
ストの１例を示す図、第５図はエラーリストの１例を示
す図、第６図はタイミングチャート図を示す図、第７図
は回路活性化率の表示を示す図、第８図はフォルトトレ
ースによって示される画面構成を示す図、図面第９．１
０図は従来の装置を示すもので、第９図は従来装置の論
理回路をブロック化した回路図、第１Ｏ図はエラーリス
トの１例を示す図である。 １・・・作図機能部、３−Ｅ　ＲＣ機能部、４・・・シ
ミュレーション機能部、５・・・シミュレーション結果
照合機能部、６・・・表示部、８・・・フォルトトレー
ス機能部、α・・・作図装置、β・・・シミュレーショ
ン装置。

Claims (1)

【特許請求の範囲】
1. マウス等の作図信号出力機からの信号に応じて回路図を
   作図するための作図機能部と、作図機能部で作図された
   図面のデザイン上のエラーをチェックするＤＲＣ機能部
   と、ＤＲＣ機能部でチェックした図面の電気論理上のエ
   ラーをチェックするＥＲＣ機能部と、ＥＲＣ機能部でチ
   ェックした図面のデータとあらかじめ登録されたアナロ
   グパラメータとを読み、シミュレーションを行うシミュ
   レーション機能部と、シミュレーション機能部でシミュ
   レーションした結果とあらかじめ登録されたテストパタ
   ーン波形とを照合するシミュレーション結果照合機能部
   と、上記各機能の結果を表示する表示部とを備えてなる
   論理回路の作図及びシミュレーション装置において、上
   記ＤＲＣ機能部、ＥＲＣ機能部、シミュレーション機能
   部、シミュレーション結果照合機能部でチェックされた
   エラー情報を、作図機能部で作図を行っている図面上に
   出力するフォルトトレース機能部を備えたことを特徴と
   する論理回路の作図及びシミュレーション装置。